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公开(公告)号：CN116097357B
公开(公告)日：2025-05-06
申请号：CN202080105065.6
申请日：2020-09-23
Applicant: 铠侠股份有限公司
Abstract: 本发明的实施方式的半导体存储装置包含第1引脚、第1接收电路、以及第1终端电路。第1引脚接收第1信号、以及具有比第1信号小的振幅的第2信号。第1接收电路连接于第1引脚，基于第1信号与第1电压的比较，输出第3信号。另外，第1接收电路基于第2信号与第2电压的比较，输出具有比第3信号小的振幅的第4信号。第1终端电路连接于第1引脚，在第1引脚接收第1信号的情况下成为禁用状态，在接收第2信号的情况下成为启用状态。
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公开(公告)号：CN119866673A
公开(公告)日：2025-04-22
申请号：CN202280099982.7
申请日：2022-09-26
Applicant: 铠侠股份有限公司
IPC: H10B43/27
Abstract: 本实施方式的半导体存储装置具备衬底、第1配线、第2配线、通道部、第1电荷储存部、及第2电荷储存部。第1配线在第1方向上延伸，第2配线在与第1方向交叉的第2方向上与第1配线相邻，并在第1方向上延伸。通道部设置在第1配线与第2配线之间，在与第1方向及第2方向交叉的第3方向上延伸。第1电荷储存部设置在第1配线与通道部之间。第2电荷储存部设置在第2配线与通道部之间。在第3方向上相邻的第1电荷储存部以在这些第1电荷储存部间形成第1空隙的方式设置。在第3方向上相邻的第2电荷储存部以在这些第2电荷储存部之间形成第2空隙的方式设置。在相邻的第1电荷储存部之间及相邻的第2电荷储存部之间的通道部内，设置有扩散有杂质元素的第1杂质扩散区域及第2杂质扩散区域。
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公开(公告)号：CN119851724A
公开(公告)日：2025-04-18
申请号：CN202411157081.6
申请日：2024-08-22
Applicant: 铠侠股份有限公司
Abstract: 本发明的实施方式的存储器系统包含存储器器件与存储器控制器。存储器器件包含多个存储单元。存储器控制器构成为基于与多个存储单元各自的阈值电压分布的梯度有关的信息决定第1电压，执行跟踪动作。存储器控制器在跟踪动作中，以多个存储单元为对象，使存储器器件执行使用多个读取电平的多次读出动作。存储器控制器在多次读出动作的每一次，取得接通单元的数量。存储器控制器将低于第1电压的电压范围内的多个读取电平的第1电压差、与高于第1电压的电压范围内的多个读取电平的第2电压差设定为互不相同。
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公开(公告)号：CN119769032A
公开(公告)日：2025-04-04
申请号：CN202280099458.X
申请日：2022-09-22
Applicant: 铠侠股份有限公司
IPC: H03K19/0175 , H03F3/45
Abstract: 实施方式的半导体电路包含晶体管PM10～PM12、NM10、NM11及定电流源CS10。晶体管PM10连接于节点VDD及ND10间，栅极端经由电阻R10连接于节点ND10。晶体管PM11连接于节点VDD及ND11间，栅极端连接于节点ND10。节点ND11连接于输出节点OUT。晶体管NM10连接于节点ND10及ND12间，栅极端连接于输入节点IN。晶体管NM11连接于节点ND11及ND12间，栅极端连接于输入节点/IN。定电流源CS10的一端及另一端连接于节点ND12及VSS间。晶体管PM12连接于节点VDD及输入节点/IN间，栅极端连接于晶体管PM10的栅极端。
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公开(公告)号：CN119739326A
公开(公告)日：2025-04-01
申请号：CN202410752146.5
申请日：2024-06-12
Applicant: 铠侠股份有限公司
Abstract: 提供能够简化存储器控制器进行的逻辑物理转换处理而提高读出性能的存储系统及主机装置。实施方式的控制器，在从主机装置接收到被赋予1个以上的连续的逻辑地址和数据大小的区域指定命令时，在存储器的存储区域内设定具有连续的物理地址的数据大小的量的指定区域，使将连续的物理地址的开头的物理地址与连续的逻辑地址的开头的逻辑地址及数据大小相关联的第1地址转换信息存储于存储部，在从主机装置接收到被赋予与指定区域内的数据对应的逻辑地址的读出命令时，基于读出命令被赋予的逻辑地址，将从第1地址转换信息的开头的物理地址偏移了的物理地址确定为与读出命令被赋予的逻辑地址对应的物理地址。
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Patent Agency Ranking
公开(公告)号：CN119698002A
公开(公告)日：2025-03-25
申请号：CN202411126686.9
申请日：2024-08-16
Applicant: 铠侠股份有限公司
Abstract: 本发明提供一种半导体存储装置、及半导体存储装置的制造方法，其能够减少层的挠曲及倾斜且抑制耐压性能降低。实施方式的半导体存储装置具备：第1积层体，将第1导电层与第1绝缘层交替地逐层积层，包含将第1导电层加工成阶梯状的第1阶梯部；第1层间绝缘膜，覆盖所述第1阶梯部；第2积层体，设置在第1积层体的上方，将第2导电层与第2绝缘层交替地逐层积层，包含将第2导电层加工成阶梯状的第2阶梯部；第2层间绝缘膜，覆盖第2阶梯部；第1及第2板状部，分别沿积层方向贯通第1及第2积层体；以及第1及第2架桥部，分别配置在第1及第2板状部的上端部，分别在两侧连接第1及第2层间绝缘膜；且第1及第2架桥部的下端部位于比第1及第2积层体的每一个中的最上层的第1及第2导电层上方的位置。
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公开(公告)号：CN119677111A
公开(公告)日：2025-03-21
申请号：CN202410201301.4
申请日：2024-02-23
Applicant: 铠侠股份有限公司
Abstract: 实施方式提供半导体存储装置及半导体存储装置的制造方法。半导体存储装置包含第1导电体、第1及第2绝缘体、存储器柱、第2导电体、第1及第2膜。第1绝缘体在第1区域中在第1方向与第1导电体交替排列。第2绝缘体在第2区域中在第1方向与第1绝缘体地交替排列。存储器柱在第1区域中贯通第1导电体及第1绝缘体，包含半导体及膜。第2导电体具有第1、第2及第3部分，第2部分将第1部分与第3部分电连接，第3部分与半导体电连接。第1膜在第2区域中沿第1方向延伸，相对于第1方向具有角度。第2膜与第1膜相接，沿第1方向延伸，相对于第1方向具有角度。至少1个第2绝缘体包含在第2区域沿第1及第2膜延伸的部分。
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公开(公告)号：CN119677101A
公开(公告)日：2025-03-21
申请号：CN202411290838.9
申请日：2024-09-14
Applicant: 铠侠股份有限公司
Abstract: 本发明提供特性优异的半导体装置的制造方法和半导体制造装置。实施方式的半导体装置的制造方法具备以下工序：在基板上形成含有铟(In)的第1导电膜；在第1导电膜上形成第1绝缘膜；在第1绝缘膜上形成第2导电膜；在第2导电膜上形成第2绝缘膜；形成贯通第2绝缘膜、第2导电膜及第1绝缘膜、且到达第1导电膜的开口部；在开口部中形成与开口部的底面及侧面接触的第3绝缘膜；除去开口部的底的第3绝缘膜，使开口部的底的第1导电膜露出；进行选自采用含有硅(Si)的第1气体的第1处理及采用含有氧(O)的第2气体的第2处理中的至少任一项处理；在至少任一项处理后，在不使基板暴露在大气压以上的气氛中的情况下在开口部中形成半导体膜。
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公开(公告)号：CN119676954A
公开(公告)日：2025-03-21
申请号：CN202410807288.7
申请日：2024-06-21
Applicant: 铠侠股份有限公司
Inventor： 森山美保子
Abstract: 本发明的实施方式提供一种能够防止形成于电路板的配线间的意外短路的半导体装置及电路板、以及半导体装置的制造方法。实施方式的半导体装置具备：电路板，具有对向的第1表面与第2表面；存储器芯片，设置在第1表面上；电容器，经由焊料与设置在第1表面上的焊盘连接；密封树脂，覆盖第1表面、存储器芯片及电容器的表面；及焊球，设置在第2表面上；且沿着焊盘的周缘的至少一部分，于第1表面形成着沟槽，于沟槽的内壁形成着镀层。
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公开(公告)号：CN119653775A
公开(公告)日：2025-03-18
申请号：CN202411143434.7
申请日：2024-08-20
Applicant: 铠侠股份有限公司
Inventor： 小杉智浩
Abstract: 实施方式提供一种半导体存储装置，适于提高动作的可靠性。根据实施方式，提供一种具有衬底、积层体、第1多晶半导体膜、及第1绝缘膜的半导体存储装置。积层体配置于衬底的上方。积层体介隔绝缘层积层多个导电层。第1多晶半导体膜在积层体内沿积层方向延伸。第1绝缘膜在积层体内，在多个导电层与第1多晶半导体膜之间沿积层方向延伸。第1多晶半导体膜包含第1部分与第2部分。第1部分对应于第1导电层。第1导电层是多个导电层中距衬底最远的导电层。第2部分对应于2个以上的导电层。2个以上的导电层在多个导电层中配置于衬底与第1导电层之间。第1部分与第2部分的边界距衬底的高度为第1导电层的上表面距衬底的高度、与第2导电层的上表面距所述衬底的高度之间。第2导电层是2个以上的导电层中的距衬底最远的导电层。第1部分的粒径小于第2部分的粒径。
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