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公开(公告)号：CN110299902B
公开(公告)日：2023-08-11
申请号：CN201810887362.5
申请日：2018-08-06
Applicant: 铠侠股份有限公司
Abstract: 实施方式提供一种改善工作周期的调整的修正电路。一实施方式的修正电路包含第1检测部、第2检测部、延迟部、及波形整形部。第1检测部是以测量第1时脉的第1电平与第2电平中第1电平的第1期间的方式构成。第2检测部是以测量与第1时脉互补的第2时脉的第1电平的第2期间的方式构成。延迟部是以使第1时脉与第2时脉的一个延迟基于第1期间与第2期间的差的量，而产生延迟时脉的方式构成。波形整形部是以产生具有基于延迟时脉的上升边缘与下降边缘中的一个边缘，与第1时脉及第2时脉的另一个的所述一个边缘切换的逻辑电平的第3时脉的方式构成。
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公开(公告)号：CN116978432A
公开(公告)日：2023-10-31
申请号：CN202310038337.0
申请日：2023-01-10
Applicant: 铠侠股份有限公司
Abstract: 本发明提供一种能抑制芯片面积增加的半导体存储装置。根据实施方式，半导体存储装置包含：存储单元(MC)；第1电路(60e)，将基于信号(DQ)的第1位数据(V0)与电压(VREF)的比较结果的第1数据(DOPe)存储在第1锁存电路，基于第1数据输出第1信号(DRe)；及第2电路(60o)，将基于第2位数据V1与参考电压的比较结果的第2数据(DOPo)存储在第2锁存电路，基于第2数据输出第2信号(DRo)。第1电路基于第2数据将第1位数据与参考电压进行比较，基于第2信号将第1锁存电路设为复位状态。第2电路基于第1数据将第2位数据与参考电压进行比较，基于第1信号将第2锁存电路设为复位状态。
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公开(公告)号：CN115173853A
公开(公告)日：2022-10-11
申请号：CN202210802758.1
申请日：2018-01-30
Applicant: 铠侠股份有限公司
IPC: H03K19/0175 , H01L25/065
Abstract: 本发明的实施方式提供一种能够提高处理能力的半导体装置。实施方式的半导体装置包含输入接收器与数据输入用锁存电路。数据输入用锁存电路包含：第1反相器(IV3)，输出第1信号；第2及第3反相器(IV7及IV11)，分别输出第1及第2时钟信号；第1时钟产生电路(BT1)，产生相对于第1时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第3时钟信号(CKn)；第2时钟产生电路(BT2)，产生相对于第2时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第4时钟信号(CKp)；第4反相器(IV12)，输出第1信号的反转信号；以及数据锁存电路(IV13及IV14)，将第4反相器的输出信号锁存。
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公开(公告)号：CN116097357B
公开(公告)日：2025-05-06
申请号：CN202080105065.6
申请日：2020-09-23
Applicant: 铠侠股份有限公司
Abstract: 本发明的实施方式的半导体存储装置包含第1引脚、第1接收电路、以及第1终端电路。第1引脚接收第1信号、以及具有比第1信号小的振幅的第2信号。第1接收电路连接于第1引脚，基于第1信号与第1电压的比较，输出第3信号。另外，第1接收电路基于第2信号与第2电压的比较，输出具有比第3信号小的振幅的第4信号。第1终端电路连接于第1引脚，在第1引脚接收第1信号的情况下成为禁用状态，在接收第2信号的情况下成为启用状态。
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公开(公告)号：CN119769032A
公开(公告)日：2025-04-04
申请号：CN202280099458.X
申请日：2022-09-22
Applicant: 铠侠股份有限公司
IPC: H03K19/0175 , H03F3/45
Abstract: 实施方式的半导体电路包含晶体管PM10～PM12、NM10、NM11及定电流源CS10。晶体管PM10连接于节点VDD及ND10间，栅极端经由电阻R10连接于节点ND10。晶体管PM11连接于节点VDD及ND11间，栅极端连接于节点ND10。节点ND11连接于输出节点OUT。晶体管NM10连接于节点ND10及ND12间，栅极端连接于输入节点IN。晶体管NM11连接于节点ND11及ND12间，栅极端连接于输入节点/IN。定电流源CS10的一端及另一端连接于节点ND12及VSS间。晶体管PM12连接于节点VDD及输入节点/IN间，栅极端连接于晶体管PM10的栅极端。
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公开(公告)号：CN111354405B
公开(公告)日：2023-11-03
申请号：CN201910554473.9
申请日：2019-06-25
Applicant: 铠侠股份有限公司
Abstract: 实施方式提供一种能够提高高速动作时的可靠性的半导体存储装置。一实施方式的半导体存储装置具备差动波形成形电路，该差动波形成形电路具备第1波形成形部及第2波形成形部，所述第1波形成形部由第1放大器、第1反相器、及将利用第1反相器获得的反转信号再次反转而输出第1输出信号的第2反相器所构成，所述第2波形成形部由第3反相器、第2放大器、及将第2放大器的输出信号的相位反转而输出第2输出信号的第4反相器串联连接而构成，所述差动波形成形电路将波形中具有由放大时的上升的延迟引起的倾斜的第1输出信号与波形中具有由放大时的下降的延迟引起的倾斜的第2输出信号平均化，将上升与下降的波形波形成形为相同。
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公开(公告)号：CN109147850B
公开(公告)日：2022-07-26
申请号：CN201810088613.3
申请日：2018-01-30
Applicant: 铠侠股份有限公司
Abstract: 本发明的实施方式提供一种能够提高处理能力的半导体装置。实施方式的半导体装置包含输入接收器与数据输入用锁存电路。数据输入用锁存电路包含：第1反相器(IV3)，输出第1信号；第2及第3反相器(IV7及IV11)，分别输出第1及第2时钟信号；第1时钟产生电路(BT1)，产生相对于第1时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第3时钟信号(CKn)；第2时钟产生电路(BT2)，产生相对于第2时钟信号来说逻辑电平的跃迁开始延迟且跃迁速度快的第4时钟信号(CKp)；第4反相器(IV12)，输出第1信号的反转信号；以及数据锁存电路(IV13及IV14)，将第4反相器的输出信号锁存。
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公开(公告)号：CN114303192A
公开(公告)日：2022-04-08
申请号：CN201980099797.6
申请日：2019-10-10
Applicant: 铠侠股份有限公司
Abstract: 一实施方式的半导体存储装置具备：第1延迟电路，使第1信号延迟，且延迟时间可变；第1选择电路，基于由第1延迟电路延迟的第1信号，选择第2信号与第3信号中的任一个；第1输出缓冲器，基于由第1选择电路选择的信号来输出第4信号；第1输出垫，将第4信号输出到外部；及计数器，能计数第4信号的输出次数。
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公开(公告)号：CN119207497A
公开(公告)日：2024-12-27
申请号：CN202410751906.0
申请日：2024-06-12
Applicant: 铠侠股份有限公司
Abstract: 本发明提供一种能提高处理能力的半导体装置及计数方法。根据实施方式，半导体装置包含输出第1信号(OSC)的振荡器(201)，与对第1信号(OSC)的循环数进行计数的计数器(202)。计数器(202)在振荡器(201)输出第1信号的第N(N为2以上的整数)循环之前，将第1信号的循环数的计数值CNT设为N。
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公开(公告)号：CN110299168B
公开(公告)日：2023-08-11
申请号：CN201810844139.2
申请日：2018-07-27
Applicant: 铠侠股份有限公司
Abstract: 实施方式提供一种能够改善输入信号的特性的半导体装置。实施方式的半导体装置具备包含第1比较器的输入电路，该第1比较器基于第1输入信号与作为第1输入信号的互补信号的第2输入信号的比较结果，输出第1输出信号、及与第1输出信号反相的第2输出信号。第1输出信号及第2输出信号的占空比与第1输入信号及第2输入信号的占空比不同。
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