-
-
公开(公告)号：CN110858595B
公开(公告)日：2024-04-09
申请号：CN201910772275.X
申请日：2019-08-21
Applicant: 三星电子株式会社
Abstract: 本发明公开了一种三维半导体存储器件，其可以包括：第一堆叠块，包括在基板上在第一方向上布置的第一堆叠；第二堆叠块，包括在基板上在第一方向上布置的第二堆叠；以及分离结构，设置在基板上在第一堆叠块和第二堆叠块之间。分离结构可以包括第一模层和第二模层，其在垂直于基板的顶表面的垂直方向上堆叠。
-
公开(公告)号：CN113097213A
公开(公告)日：2021-07-09
申请号：CN202010951488.1
申请日：2020-09-11
Applicant: 三星电子株式会社
IPC: H01L27/11563 , H01L27/11573
Abstract: 提供了一种半导体装置。所述半导体装置包括：外围电路结构，设置在基底上；下堆叠件和上堆叠件，下堆叠件设置在外围电路结构上，上堆叠件设置在下堆叠件上，下堆叠件包括多个下绝缘层和与所述多个下绝缘层交替地堆叠的多条下字线；多个沟道结构，在单元阵列区中延伸穿过下堆叠件和上堆叠件；一对分隔绝缘层，竖直地延伸穿过下堆叠件和上堆叠件并且在水平方向上延伸，所述一对分隔绝缘层在竖直方向上彼此间隔开；以及字线分隔层，设置在下堆叠件的上部处并且当在平面图中观看时与所述一对分隔绝缘层交叉，字线分隔层竖直地延伸穿过所述多条下字线中的至少一条下字线。
-
公开(公告)号：CN112420713A
公开(公告)日：2021-02-26
申请号：CN202010644361.5
申请日：2020-07-07
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , G11C16/04
Abstract: 提供了一种半导体装置。所述半导体装置包括：外围电路区域，位于第一基底上并且包括电路器件；存储器单元区域，位于覆盖在第一基底上的第二基底上，其中，存储器单元区域包括在与第二基底的上表面垂直的第一方向上彼此间隔开地堆叠的栅电极；以及沟道结构，在第二基底上竖直地延伸并且穿透栅电极。沟道结构可以包括沟道层。半导体装置包括具有贯通接触插塞的贯通布线区域，贯通接触插塞在第一方向上延伸并且使存储器单元区域和外围电路区域彼此电连接，其中，贯通布线区域包括围绕贯通接触插塞的绝缘区域。贯通布线区域还包括遍及贯通布线区域规则地布置并且包括沟道层的虚设沟道结构。
-
公开(公告)号：CN112420713B
公开(公告)日：2025-04-29
申请号：CN202010644361.5
申请日：2020-07-07
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置。所述半导体装置包括：外围电路区域，位于第一基底上并且包括电路器件；存储器单元区域，位于覆盖在第一基底上的第二基底上，其中，存储器单元区域包括在与第二基底的上表面垂直的第一方向上彼此间隔开地堆叠的栅电极；以及沟道结构，在第二基底上竖直地延伸并且穿透栅电极。沟道结构可以包括沟道层。半导体装置包括具有贯通接触插塞的贯通布线区域，贯通接触插塞在第一方向上延伸并且使存储器单元区域和外围电路区域彼此电连接，其中，贯通布线区域包括围绕贯通接触插塞的绝缘区域。贯通布线区域还包括遍及贯通布线区域规则地布置并且包括沟道层的虚设沟道结构。
-
Patent Agency Ranking
公开(公告)号：CN112117279A
公开(公告)日：2020-12-22
申请号：CN202010227760.1
申请日：2020-03-27
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L23/538 , H01L21/768
Abstract: 提供了一种垂直存储器装置，所述垂直存储器装置包括位于基底上的第一结构。第一结构包括在垂直于基底的上表面的竖直方向上彼此间隔开以形成多个层的栅极图案。第二结构连接到第一结构。第二结构包括电连接到所述多个层中的相应层的栅极图案的垫图案。沟道结构穿过栅极图案。第一接触插塞穿过第二结构，并且与所述多个层中的一个层的垫图案电连接。第一接触插塞与其他层的栅极图案电绝缘。在沟道结构的侧壁和第一接触插塞的侧壁中的每者处包括至少一个弯曲部分。
-
公开(公告)号：CN111341779A
公开(公告)日：2020-06-26
申请号：CN201910863817.4
申请日：2019-09-12
Applicant: 三星电子株式会社
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582
Abstract: 一种三维半导体存储装置包括：衬底，其包括单元阵列区和连接区；堆叠结构，其包括依次堆叠在衬底上的下堆叠结构和上堆叠结构，其中，堆叠结构包括交替且垂直地堆叠在衬底上的绝缘层和电极；垂直结构，其位于穿透单元阵列区上的下堆叠结构和上堆叠结构的沟道孔中；以及伪结构，其位于穿透连接区上的下堆叠结构和上堆叠结构中的至少一个的伪孔中。连接区包括位于单元阵列区的一侧的第二连接区和位于第二连接区的一侧的第一连接区。第二连接区中的伪孔的表面图案形状与第一连接区中的伪孔的形状不同。
-
公开(公告)号：CN110858595A
公开(公告)日：2020-03-03
申请号：CN201910772275.X
申请日：2019-08-21
Applicant: 三星电子株式会社
IPC: H01L27/11582 , H01L27/1157 , H01L27/11573 , H01L27/11575
Abstract: 本发明公开了一种三维半导体存储器件，其可以包括：第一堆叠块，包括在基板上在第一方向上布置的第一堆叠；第二堆叠块，包括在基板上在第一方向上布置的第二堆叠；以及分离结构，设置在基板上在第一堆叠块和第二堆叠块之间。分离结构可以包括第一模层和第二模层，其在垂直于基板的顶表面的垂直方向上堆叠。
-
公开(公告)号：CN110021607A
公开(公告)日：2019-07-16
申请号：CN201811632198.X
申请日：2018-12-29
Applicant: 三星电子株式会社
IPC: H01L27/11529 , H01L27/11531 , H01L27/11556 , H01L27/11573 , H01L27/11582
Abstract: 提供了一种三维半导体器件和一种形成三维半导体器件的方法。所述三维半导体器件包括：上基板；位于所述上基板上的栅极堆叠结构，所述栅极堆叠结构包括栅电极，所述栅电极在垂直于所述上基板的表面的方向上堆叠在存储单元阵列区域内同时彼此间隔开，并且延伸到与所述存储单元阵列区域相邻的延伸区域中，从而在所述延伸区域内布置成具有阶梯形状；以及至少一个贯穿区域，所述至少一个贯穿区域在所述存储单元阵列区域或所述延伸区域内穿过所述栅极堆叠结构，所述至少一个贯穿区域包括下部区域和比所述下部区域宽的上部区域。
-
公开(公告)号：CN110364534B
公开(公告)日：2024-07-16
申请号：CN201910192768.6
申请日：2019-03-14
Applicant: 三星电子株式会社
Abstract: 提供了一种垂直存储器装置和一种制造垂直存储器装置的方法。垂直存储器装置包括：栅极结构，包括第一栅电极且位于基底的外围电路区域上，基底包括单元区域和外围电路区域；多个第二栅电极，顺序地堆叠在基底的单元区域上，所述多个第二栅电极在相对于基底的上表面的竖直方向上彼此分隔开；沟道，在基底的单元区域上沿竖直方向延伸并且穿过所述多个第二栅电极中的至少一个第二栅电极延伸；以及第一绝缘夹层，覆盖在基底的外围电路区域上的栅极结构，第一绝缘夹层的在竖直方向上与栅极结构叠置的部分的上表面的在一个方向上的竖直剖面具有多边形的部分的形状。
-
-
-
-
-
-
-
-
-
Search Results
29
records
(took 0.028 seconds)
