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公开(公告)号：CN109994386A
公开(公告)日：2019-07-09
申请号：CN201811561918.8
申请日：2018-12-20
Applicant: 三星电子株式会社
IPC: H01L21/336 , H01L29/78 , H01L29/423
Abstract: 提供了半导体器件及其制造方法。所述方法包括：在衬底上形成从衬底突出并在一个方向上延伸的有源图案；在有源图案上形成牺牲栅极结构，该牺牲栅极结构在与有源图案交叉的方向上延伸；在牺牲栅极结构的侧表面上形成第一间隔物，该第一间隔物包括在比有源图案的顶表面低的水平面处的第一部分和在第一部分上的第二部分；以及减小第一间隔物的第二部分的厚度。
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公开(公告)号：CN106981485A
公开(公告)日：2017-07-25
申请号：CN201610873691.5
申请日：2016-09-30
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423 , H03K19/0185
Abstract: 本发明公开了一种CMOS器件和CMOS反相器。CMOS器件包括：衬底，其具有在第一方向上延伸且由器件隔离层限定的有源线，所述衬底被划分为NMOS区、PMOS区以及介于NMOS区与PMOS区之间且具有器件隔离层而不具有有源线的边界区；栅线，其在第二方向上延伸与有源线交叉，并且具有位于NMOS区中的有源线上的第一栅极结构、位于PMOS区中的有源线上的第二栅极结构以及位于边界区中的器件隔离层上的第三栅极结构。第三栅极结构的电阻和寄生电容小于第一栅极结构和第二栅极结构的电阻和寄生电容。因此，可获得CMOS器件更好的AC性能和DC性能。
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公开(公告)号：CN119069512A
公开(公告)日：2024-12-03
申请号：CN202410654551.3
申请日：2024-05-24
Applicant: 三星电子株式会社
IPC: H01L29/06 , H01L29/10 , H01L29/417 , H01L29/423 , H01L27/088 , H01L27/092 , H01L27/12
Abstract: 提供了一种半导体器件，该半导体器件包括：设置在基板上的有源图案；在有源图案上的源极/漏极图案；沟道图案，配置为电连接源极/漏极图案并包括在垂直于基板的上表面的第一方向上彼此间隔开的堆叠的半导体图案；栅极图案，配置为在沟道图案上在平行于基板的上表面的第二方向上在源极/漏极图案之间并具有主栅极部分和子栅极部分；以及在子栅极部分和源极/漏极图案之间的内栅极间隔物。相邻源极/漏极图案之间沿着子栅极部分中的给定一个的在第二方向上的第一距离大于所述相邻源极/漏极图案之间穿过半导体图案的在第二方向上的第二距离。
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公开(公告)号：CN110620110A
公开(公告)日：2019-12-27
申请号：CN201910145007.5
申请日：2019-02-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种包括鳍型场效应晶体管(fin-FET)的半导体器件包括：设置在衬底上的有源鳍；在有源鳍的两侧上的隔离层；形成为与有源鳍和隔离层交叉的栅极结构；在栅极结构的侧壁上在有源鳍上的源极/漏极区；第一层间绝缘层，在隔离层上与栅极结构的侧壁的部分和源极/漏极区的表面的部分接触；蚀刻停止层，构造为重叠第一层间绝缘层、栅极结构的侧壁和源极/漏极区；以及接触插塞，形成为穿过蚀刻停止层以接触源极/漏极区。源极/漏极区具有与有源鳍的上表面接触的主生长部分。
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公开(公告)号：CN109585527A
公开(公告)日：2019-04-05
申请号：CN201811060645.9
申请日：2018-09-12
Applicant: 三星电子株式会社
Abstract: 一种集成电路器件包括：基底掩埋绝缘膜，其覆盖衬底上的鳍型有源区的下侧壁；隔离图案，其具有比基底掩埋绝缘膜的顶表面高的顶表面；以及栅极线，其覆盖鳍型有源区的沟道部分。栅极线具有上栅极和下栅极，上栅极覆盖沟道部分的上部，下栅极从上栅极朝向衬底突出并填充沟道部分的下侧壁与隔离图案的上侧壁之间的空间。
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Patent Agency Ranking
公开(公告)号：CN110660802B
公开(公告)日：2024-03-01
申请号：CN201910525869.0
申请日：2019-06-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/10
Abstract: 提供了一种半导体器件，所述半导体器件可以包括：第一沟道，位于基底的第一区域上，并且在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，位于基底的第二区域上，并且在竖直方向上彼此间隔开；第一栅极结构，位于基底的第一区域上，并且覆盖第一沟道中的每个的表面的至少一部分；以及第二栅极结构，位于基底的第二区域上，并且覆盖第二沟道中的每个的表面的至少一部分。第二沟道可以设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度可以比第一沟道中的最下面的第一沟道的高度高。
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公开(公告)号：CN114171460A
公开(公告)日：2022-03-11
申请号：CN202110911116.0
申请日：2021-08-09
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L27/088 , H01L29/06
Abstract: 一种半导体器件，包括：基板；第一纳米线至第六纳米线，在第一方向上延伸并彼此间隔开；第一栅电极至第三栅电极，在第二方向上延伸并分别在基板的第一区域至第三区域上；第一界面层，在第一栅电极与第二纳米线之间，该第一界面层具有第一厚度；第二界面层，在第三栅电极与第六纳米线之间，该第二界面层具有第二厚度。第一栅电极至第三栅电极可以分别围绕第一纳米线和第二纳米线、第三纳米线和第四纳米线以及第五纳米线和第六纳米线。第一内部间隔部可以在第一栅电极至第三栅电极中的至少一个的侧壁上。在第一方向上，第一纳米线的第一长度可以小于第三纳米线的第二长度。
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公开(公告)号：CN110660802A
公开(公告)日：2020-01-07
申请号：CN201910525869.0
申请日：2019-06-18
Applicant: 三星电子株式会社
IPC: H01L27/092 , H01L29/10
Abstract: 提供了一种半导体器件，所述半导体器件可以包括：第一沟道，位于基底的第一区域上，并且在与基底的上表面基本垂直的竖直方向上彼此间隔开；第二沟道，位于基底的第二区域上，并且在竖直方向上彼此间隔开；第一栅极结构，位于基底的第一区域上，并且覆盖第一沟道中的每个的表面的至少一部分；以及第二栅极结构，位于基底的第二区域上，并且覆盖第二沟道中的每个的表面的至少一部分。第二沟道可以设置在与第一沟道中对应的第一沟道的高度基本相同的高度处，第二沟道中的最下面的第二沟道的高度可以比第一沟道中的最下面的第一沟道的高度高。
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公开(公告)号：CN119153466A
公开(公告)日：2024-12-17
申请号：CN202410559158.6
申请日：2024-05-08
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 本公开涉及半导体装置。示例的半导体装置包括：基底，包括第一区域和第二区域；第一桥接图案，在第一区域上在第一方向上延伸；第一栅极结构，在与第一方向相交的第二方向上延伸；第一外延图案，在第一栅极结构的侧表面上连接到第一桥接图案；第一内间隔件，置于基底与第一桥接图案之间和第一栅极结构与第一外延图案之间；第二桥接图案，在第二区域上在第一方向上延伸；第二栅极结构，在第二方向上延伸；第二外延图案，在第二栅极结构的侧表面上连接到第二桥接图案；以及第二内间隔件，置于基底与第二桥接图案之间和第二栅极结构与第二外延图案之间。
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公开(公告)号：CN110931430B
公开(公告)日：2024-10-29
申请号：CN201910534783.4
申请日：2019-06-19
Applicant: 三星电子株式会社
IPC: H01L21/8234 , H01L27/092
Abstract: 提供了一种半导体器件。半导体器件可以包括：第一布线图案，在衬底上沿第一方向延伸；以及第二布线图案，在所述第一布线图案上。第二布线图案可以与第一布线图案间隔开并沿第一方向延伸。半导体器件还可以包括：第一栅极结构，至少部分地围绕所述第一布线图案和所述第二布线图案；第二栅极结构，沿第一方向与所述第一栅极结构间隔开；第一源/漏区，在所述第一栅极结构和所述第二栅极结构之间；第一间隔部，在所述第一源/漏区的底表面和所述衬底之间；第一源/漏接触，在所述第一源/漏区上；以及第二间隔部，在所述第一源/漏接触和所述第一栅极结构之间。
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