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公开(公告)号：CN108206180A
公开(公告)日：2018-06-26
申请号：CN201711337430.2
申请日：2017-12-14
Applicant: 三星电子株式会社
CPC classification number: H01L27/0924 , H01L21/823412 , H01L21/823456 , H01L21/823468 , H01L21/823807 , H01L21/82385 , H01L21/823864 , H01L27/088 , H01L27/092 , H01L29/0646 , H01L29/0653 , H01L29/0673 , H01L29/165 , H01L29/20 , H01L29/42392 , H01L29/7853 , H01L27/02 , H01L29/1033
Abstract: 本公开涉及半导体器件。一种半导体器件包括第一区中的第一晶体管和第二区中的第二晶体管。第一晶体管包括：第一纳米线、第一栅电极、第一栅极电介质层、第一源极/漏极区和内绝缘间隔物。第一纳米线具有第一沟道区。第一栅电极围绕第一纳米线。第一栅极电介质层在第一纳米线与第一栅电极之间。第一源极/漏极区连接到第一纳米线的边缘。内绝缘间隔物在第一栅极电介质层与第一源极/漏极区之间。第二晶体管包括第二纳米线、第二栅电极、第二栅极电介质层和第二源极/漏极区。第二纳米线具有第二沟道区。第二栅电极围绕第二纳米线。第二栅极电介质层在第二纳米线与第二栅电极之间。第二源极/漏极区连接到第二纳米线的边缘。
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公开(公告)号：CN109801913B
公开(公告)日：2023-11-07
申请号：CN201811374372.5
申请日：2018-11-19
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/423
Abstract: 本公开提供了半导体器件。一种半导体器件包括多个沟道、栅极结构和源极/漏极层。多个沟道分别设置在多个水平面处，并在衬底的上表面上在垂直方向上彼此间隔开。栅极结构设置在衬底上，至少部分地围绕每个沟道的表面，并在基本上平行于衬底的上表面的第一方向上延伸。源极/漏极层设置在栅极结构的在第二方向上的相反两侧的每个处并且连接到沟道的侧壁，该第二方向基本上平行于衬底的上表面并基本上垂直于第一方向。栅极结构在第二方向上的长度在从衬底的上表面起在垂直方向上的第一高度处沿着第一方向变化。
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公开(公告)号：CN113013162A
公开(公告)日：2021-06-22
申请号：CN202011451826.1
申请日：2020-12-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体器件包括：有源图案，在基板上在第一方向上延伸，被分隔区域划分为多个区域，并具有朝向分隔区域暴露的第一边缘部分；第一沟道层、第二沟道层和第三沟道层，垂直地分隔开并顺序地设置在有源图案上；第一栅电极，在第二方向上延伸，与有源图案相交，并围绕第一沟道层、第二沟道层和第三沟道层；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧，并接触第一沟道层、第二沟道层和第三沟道层；半导体结构，包括交替地堆叠在有源图案上的第一半导体层和第二半导体层，并具有朝向分隔区域暴露的第二边缘部分；以及阻挡层，覆盖半导体结构的上表面、侧表面和第二边缘部分中的至少一个。
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公开(公告)号：CN111725315A
公开(公告)日：2020-09-29
申请号：CN201911317074.7
申请日：2019-12-19
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L21/336 , H01L29/06 , H01L29/12
Abstract: 本发明构思涉及集成电路器件及其制造方法。该集成电路器件包括：鳍型有源区，包括在顶部分上的鳍顶表面和具有比鳍顶表面的水平低的最低水平的防穿通凹槽；纳米片堆叠，面对鳍顶表面，纳米片堆叠包括具有从鳍顶表面起的彼此不同的垂直距离的多个纳米片；栅极结构，围绕所述多个纳米片中的每个；源极/漏极区，具有面对所述多个纳米片中的至少一个的侧壁；和防穿通半导体层，包括第一部分和第二部分，第一部分填充防穿通凹槽，第二部分与所述多个纳米片当中的最邻近鳍型有源区的第一纳米片的侧壁接触，防穿通半导体层包括与源极/漏极区的材料不同的材料。
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公开(公告)号：CN109860298B
公开(公告)日：2024-02-23
申请号：CN201811358045.0
申请日：2018-11-15
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 一种半导体器件包括：沟道图案，包括顺序地堆叠在衬底上的第一半导体图案和第二半导体图案；以及栅电极，沿第一方向延伸并交叉沟道图案。栅电极包括插置在衬底与第一半导体图案之间的第一部分、以及插置在第一半导体图案与第二半导体图案之间的第二部分。第一部分在第二方向上的最大宽度大于第二部分在第二方向上的最大宽度，第二半导体图案在第二方向上的最大长度小于第一半导体图案在第二方向上的最大长度。
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Patent Agency Ranking
公开(公告)号：CN109686790B
公开(公告)日：2023-11-07
申请号：CN201810846316.0
申请日：2018-07-27
Applicant: 三星电子株式会社
IPC: H01L29/78 , H01L29/417 , H10B10/00 , H01L21/336
Abstract: 一种半导体装置包括设置在衬底的第一区上的晶体管以及设置在衬底的第二区上的非有源组件，晶体管包括：源极/漏极区；多个沟道层，在分别连接源极/漏极区的同时在与衬底的上表面垂直的方向上彼此间隔开；栅极电极，环绕多个沟道层中的每一者；以及栅极绝缘体，位于栅极电极与多个沟道层之间。非有源组件包括：鳍结构，包括交替地堆叠的多个第一半导体图案与多个第二半导体图案；外延区，邻近鳍结构；非有源电极，与鳍结构相交；以及阻挡绝缘膜，位于非有源电极与鳍结构之间。本公开的半导体装置可以高速度运行，同时可考虑在操作方面具有高度准确性以及对半导体装置中所包括的晶体管的结构进行优化。
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公开(公告)号：CN112310076A
公开(公告)日：2021-02-02
申请号：CN202010591338.4
申请日：2020-06-24
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L29/78
Abstract: 提供了一种半导体器件，所述半导体器件包括：衬底；第一下图案和第二下图案，位于所述衬底上并且在第一方向上排成一行；第一有源图案堆叠，设置在所述第一下图案上并且与所述第一下图案间隔开；第二有源图案堆叠，设置在所述第二下图案上并且与所述第二下图案间隔开；鳍形切割栅极结构，设置在所述第一下图案上，所述鳍形切割栅极结构的一部分与所述第一下图案交叠；第一栅极结构，围绕所述第一有源图案堆叠并且在与所述第一方向相交的第二方向上延伸；第二栅极结构，围绕所述第二有源图案堆叠并且在所述第二方向上延伸；以及器件隔离层，位于所述第一栅极结构与所述第二栅极结构之间并且将所述第一下图案与所述第二下图案分开。
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公开(公告)号：CN110620110A
公开(公告)日：2019-12-27
申请号：CN201910145007.5
申请日：2019-02-27
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种包括鳍型场效应晶体管(fin-FET)的半导体器件包括：设置在衬底上的有源鳍；在有源鳍的两侧上的隔离层；形成为与有源鳍和隔离层交叉的栅极结构；在栅极结构的侧壁上在有源鳍上的源极/漏极区；第一层间绝缘层，在隔离层上与栅极结构的侧壁的部分和源极/漏极区的表面的部分接触；蚀刻停止层，构造为重叠第一层间绝缘层、栅极结构的侧壁和源极/漏极区；以及接触插塞，形成为穿过蚀刻停止层以接触源极/漏极区。源极/漏极区具有与有源鳍的上表面接触的主生长部分。
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公开(公告)号：CN112310076B
公开(公告)日：2025-01-14
申请号：CN202010591338.4
申请日：2020-06-24
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体器件，所述半导体器件包括：衬底；第一下图案和第二下图案，位于所述衬底上并且在第一方向上排成一行；第一有源图案堆叠，设置在所述第一下图案上并且与所述第一下图案间隔开；第二有源图案堆叠，设置在所述第二下图案上并且与所述第二下图案间隔开；鳍形切割栅极结构，设置在所述第一下图案上，所述鳍形切割栅极结构的一部分与所述第一下图案交叠；第一栅极结构，围绕所述第一有源图案堆叠并且在与所述第一方向相交的第二方向上延伸；第二栅极结构，围绕所述第二有源图案堆叠并且在所述第二方向上延伸；以及器件隔离层，位于所述第一栅极结构与所述第二栅极结构之间并且将所述第一下图案与所述第二下图案分开。
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公开(公告)号：CN113013162B
公开(公告)日：2024-12-24
申请号：CN202011451826.1
申请日：2020-12-10
Applicant: 三星电子株式会社
IPC: H01L27/088 , H01L21/8234
Abstract: 一种半导体器件包括：有源图案，在基板上在第一方向上延伸，被分隔区域划分为多个区域，并具有朝向分隔区域暴露的第一边缘部分；第一沟道层、第二沟道层和第三沟道层，垂直地分隔开并顺序地设置在有源图案上；第一栅电极，在第二方向上延伸，与有源图案相交，并围绕第一沟道层、第二沟道层和第三沟道层；源极/漏极区，设置在有源图案上，在第一栅电极的至少一侧，并接触第一沟道层、第二沟道层和第三沟道层；半导体结构，包括交替地堆叠在有源图案上的第一半导体层和第二半导体层，并具有朝向分隔区域暴露的第二边缘部分；以及阻挡层，覆盖半导体结构的上表面、侧表面和第二边缘部分中的至少一个。
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