公开(公告)号：CN117153881A

公开(公告)日：2023-12-01

申请号：CN202310611948.X

申请日：2023-05-26

Applicant: 三星电子株式会社

Inventor： 边晓训 ,  林圣根 ,  高到贤 ,  金彦起 ,  曹裕英 ,  赵真英

IPC: H01L29/78

Abstract: 一种半导体器件包括：衬底，衬底包括在第一方向上延伸的有源区域；栅极结构，栅极结构在衬底上与有源区域交叉，并且在第二方向上延伸；多个沟道层，在有源区域上，多个沟道层在与衬底的上表面垂直的第三方向上彼此间隔开，并且被栅极结构围绕；以及源极/漏极区域，源极/漏极区域在与栅极结构相邻的两侧位于有源区域的凹陷区域中，并且电连接到多个沟道层。多个沟道层中的每一个沟道层包括在第三方向上依次叠置的第一半导体层、第二半导体层和第三半导体层，第一半导体层和第三半导体层包括硅(Si)，并且第二半导体层包括硅锗(SiGe)。第一半导体层、第二半导体层和第三半导体层的在第二方向上的侧表面与栅极结构接触。

公开(公告)号：CN112054057A

公开(公告)日：2020-12-08

申请号：CN202010106539.0

申请日：2020-02-21

Applicant: 三星电子株式会社

Inventor： 郑揟珍 ,  赵真英 ,  金锡勋 ,  柳廷昊 ,  李承勋 ,  李始炯

IPC: H01L29/78 ,  H01L29/06 ,  H01L27/02

Abstract: 一种半导体器件包括：衬底；位于所述衬底上的器件隔离层，所述器件隔离层限定第一有源图案；位于所述第一有源图案上的成对的第一源极/漏极图案，所述成对的第一源极/漏极图案在第一方向上彼此间隔开，并且所述成对的第一源极/漏极图案中的每个第一源极/漏极图案在所述第一方向上具有最大第一宽度；位于所述成对的第一源极/漏极图案之间的第一沟道图案；位于所述第一沟道图案上并在与所述第一方向相交的第二方向上延伸的栅电极；以及位于所述第一有源图案中的第一非晶区，所述第一非晶区位于所述成对的第一源极/漏极图案中的至少一个第一源极/漏极图案下方，并且所述第一非晶区在所述第一方向上具有小于所述最大第一宽度的最大第二宽度。

公开(公告)号：CN117410315A

公开(公告)日：2024-01-16

申请号：CN202310314967.6

申请日：2023-03-28

Applicant: 三星电子株式会社

Inventor： 边晓训 ,  林圣根 ,  曺裕英 ,  赵真英

IPC: H01L29/10 ,  H01L29/423 ,  H01L27/092

Abstract: 公开了半导体装置。所述半导体装置包括：基底，包括有源图案；沟道图案，在有源图案上，沟道图案包括多个竖直堆叠的半导体图案；源极/漏极图案，连接到半导体图案；栅电极，在半导体图案上，栅电极包括置于第一半导体图案与第二半导体图案之间的第一部分，第一半导体图案和第二半导体图案是半导体图案中的两个相邻半导体图案；以及栅极绝缘层，置于栅电极的第一部分与第一半导体图案和第二半导体图案之间。第二半导体图案位于比第一半导体图案高的层处。第一半导体图案包括具有第一深度的第一沟道凹部，并且第二半导体图案包括具有小于第一深度的第二深度的第二沟道凹部。

公开(公告)号：CN110600472B

公开(公告)日：2024-04-05

申请号：CN201910427945.4

申请日：2019-05-22

Applicant: 三星电子株式会社

Inventor： 赵真英 ,  金锡勋 ,  柳廷昊 ,  李承勋 ,  郑根熙

IPC: H01L27/088 ,  H01L21/77

Abstract: 本发明公开了一种集成电路器件以及制造集成电路器件的方法，其中该集成电路器件包括：鳍型有源区，在衬底上沿着平行于衬底的顶表面的第一方向延伸；栅极结构，在鳍型有源区上延伸，并且沿着平行于衬底的顶表面且不同于第一方向的第二方向延伸；以及源极/漏极区，在从栅极结构的一侧延伸到鳍型有源区中的凹入区域中，源极/漏极区包括：在凹入区域的内壁上的上半导体层，具有第一杂质浓度，并且包括间隙；以及间隙填充半导体层，其填充间隙并且具有大于第一杂质浓度的第二杂质浓度。

公开(公告)号：CN108461394B

公开(公告)日：2023-02-03

申请号：CN201810358912.4

申请日：2012-09-07

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  金相秀 ,  高铤槿 ,  李善佶 ,  赵真英

IPC: H01L21/265 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/78

Abstract: 本发明提供一种采用应力记忆技术制造半导体器件的方法及半导体器件。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入(PAI)工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。

公开(公告)号：CN102956503A

公开(公告)日：2013-03-06

申请号：CN201210282278.3

申请日：2012-08-09

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  金相秀 ,  高铤槿 ,  李炳赞 ,  李善佶 ,  赵真英

IPC: H01L21/336

CPC classification number: H01L29/165 ,  H01L21/26506 ,  H01L21/26586 ,  H01L21/26593 ,  H01L21/30604 ,  H01L21/30608 ,  H01L21/324 ,  H01L21/76237 ,  H01L29/0847 ,  H01L29/1037 ,  H01L29/6653 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66621 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7835 ,  H01L29/7848

Abstract: 公开了一种半导体装置和制造该半导体装置的方法。一种制造半导体装置的晶体管的方法，该方法包括：在半导体衬底上形成栅极图案；在栅极图案的侧壁上形成间隔体；对半导体衬底进行湿式蚀刻以在该半导体衬底中形成第一凹陷，其中，第一凹陷与间隔体相邻；以及对第一凹陷进行湿式蚀刻以在半导体衬底中形成第二凹陷。

公开(公告)号：CN118412350A

公开(公告)日：2024-07-30

申请号：CN202410111903.0

申请日：2024-01-26

Applicant: 三星电子株式会社

Inventor： 林圣根 ,  高到贤 ,  金彦起 ,  边晓训 ,  曹裕英 ,  赵真英

IPC: H01L27/085 ,  H01L27/088 ,  H01L29/06 ,  H01L29/10 ,  H01L29/41 ,  H01L29/772 ,  H01L29/78 ,  H01L23/50 ,  H01L23/482 ,  H01L23/522

Abstract: 一种半导体装置包括：衬底；有源区域，其在衬底上在第一方向上延伸；保护层，其位于衬底的下表面上；蚀刻停止层，其位于保护层的下表面上；器件隔离层，其限定有源区域；栅极结构，其位于有源区域上并且在与第一方向相交的第二方向上延伸；源极/漏极区域，其在栅极结构的两个横向侧上位于有源区域上；接触结构，其连接到源极/漏极区域；以及功率传输结构，其电连接到接触结构。

公开(公告)号：CN110880535A

公开(公告)日：2020-03-13

申请号：CN201910823044.7

申请日：2019-09-02

Applicant: 三星电子株式会社

Inventor： 张星旭 ,  郑秀真 ,  赵真英 ,  柳廷昊 ,  李承勋 ,  柳宗烈

IPC: H01L29/78 ,  H01L29/417

Abstract: 一种半导体器件包括：第一有源鳍，其从衬底突出；第一栅极图案，其覆盖第一有源鳍的侧表面和顶表面；以及第一源极/漏极图案，其位于第一栅极图案的相对侧，第一源极/漏极图案中的每一个包括彼此间隔开的第一下侧和第二下侧、从第一下侧延伸的第一上侧、从第二下侧延伸的第二上侧。第一下侧可以相对于衬底的顶表面以第一角度倾斜，第二上侧可以相对于衬底的顶表面以第二角度倾斜，并且第一角度可以大于第二角度。

公开(公告)号：CN108461394A

公开(公告)日：2018-08-28

申请号：CN201810358912.4

申请日：2012-09-07

Applicant: 三星电子株式会社

Inventor： 金锡勋 ,  金相秀 ,  高铤槿 ,  李善佶 ,  赵真英

IPC: H01L21/265 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L29/7847 ,  H01L21/26506 ,  H01L21/26593 ,  H01L21/823412 ,  H01L21/823425 ,  H01L21/823807 ,  H01L21/823814 ,  H01L29/7843

Abstract: 本发明提供一种采用应力记忆技术制造半导体器件的方法及半导体器件。所述方法包括：提供支撑栅电极的衬底；通过执行预非晶化注入(PAI)工艺并且在PAI工艺中或与PAI工艺分离地将C或N注入源/漏区中而将位于栅电极两侧的源/漏区非晶化和掺杂；在衬底上形成引力诱导层以覆盖非晶化的源/漏区；以及随后通过对衬底进行退火而使源/漏区再结晶。然后，可去除应力诱导层。此外，在源/漏区已经非晶化之后可将C或N注入整个源/漏区中，或者仅注入非晶化的源/漏区的上部分。

公开(公告)号：CN112054057B

公开(公告)日：2024-07-02

申请号：CN202010106539.0

申请日：2020-02-21

Applicant: 三星电子株式会社

Inventor： 郑揟珍 ,  赵真英 ,  金锡勋 ,  柳廷昊 ,  李承勋 ,  李始炯

IPC: H01L29/78 ,  H01L29/06 ,  H01L27/02

Abstract: 一种半导体器件包括：衬底；位于所述衬底上的器件隔离层，所述器件隔离层限定第一有源图案；位于所述第一有源图案上的成对的第一源极/漏极图案，所述成对的第一源极/漏极图案在第一方向上彼此间隔开，并且所述成对的第一源极/漏极图案中的每个第一源极/漏极图案在所述第一方向上具有最大第一宽度；位于所述成对的第一源极/漏极图案之间的第一沟道图案；位于所述第一沟道图案上并在与所述第一方向相交的第二方向上延伸的栅电极；以及位于所述第一有源图案中的第一非晶区，所述第一非晶区位于所述成对的第一源极/漏极图案中的至少一个第一源极/漏极图案下方，并且所述第一非晶区在所述第一方向上具有小于所述最大第一宽度的最大第二宽度。