公开(公告)号：CN105448764B

公开(公告)日：2020-09-22

申请号：CN201510599734.0

申请日：2015-09-18

Applicant: 三星电子株式会社

Inventor： 元孝植 ,  玄大埈 ,  郑光钰

IPC: H01L21/66

Abstract: 提供了一种用于测试半导体装置的多个晶体管的方法。所述方法包括利用前段制程(FEOL)工艺形成多个元件或多个逻辑单元；利用多个元件或多个逻辑单元中的至少一个来形成选择逻辑器；使选择逻辑器与多个晶体管连接，形成用于使选择逻辑器的输入端子与多个晶体管的漏极端子或源极端子连接的焊盘；利用选择逻辑器顺序地选择多个晶体管并测量所述多个晶体管之中的所选择的晶体管的电特性。

公开(公告)号：CN105447221A

公开(公告)日：2016-03-30

申请号：CN201510594079.X

申请日：2015-09-17

Applicant: 三星电子株式会社

Inventor： 郑光钰

IPC: G06F17/50

Abstract: 公开了一种设计半导体装置的布局的方法。所述方法包括如下操作：由布局设计系统通过自对准双图案化工艺接收与目标芯片的尺寸和用于形成栅极线的单位布置宽度有关的信息。所述方法还包括：在所述目标芯片处分配输入和输出区、硬宏区以及标准单元区；通过应用栅极生成规则来调节所述标准单元区的宽度，所述栅极生成规则用于将位于所述标准单元区中的至少一个单元行的宽度设定为所述单位布置宽度的奇数倍。所述单位布置宽度对应于自对准双图案化工艺中的一对栅极线的中心之间的宽度。

公开(公告)号：CN105447221B

公开(公告)日：2020-06-16

申请号：CN201510594079.X

申请日：2015-09-17

Applicant: 三星电子株式会社

Inventor： 郑光钰

IPC: G06F30/392 ,  G06F30/398

Abstract: 公开了一种设计半导体装置的布局的方法。所述方法包括如下操作：由布局设计系统通过自对准双图案化工艺接收与目标芯片的尺寸和用于形成栅极线的单位布置宽度有关的信息。所述方法还包括：在所述目标芯片处分配输入和输出区、硬宏区以及标准单元区；通过应用栅极生成规则来调节所述标准单元区的宽度，所述栅极生成规则用于将位于所述标准单元区中的至少一个单元行的宽度设定为所述单位布置宽度的奇数倍。所述单位布置宽度对应于自对准双图案化工艺中的一对栅极线的中心之间的宽度。

公开(公告)号：CN104239596B

公开(公告)日：2019-06-14

申请号：CN201410286292.X

申请日：2014-06-24

Applicant: 三星电子株式会社

Inventor： 宋泰中 ,  朴在浩 ,  郑光钰

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G03F1/70 ,  G03F7/0035 ,  G06F17/5068 ,  G06F17/5077

Abstract: 本发明公开了一种双重图案化布局设计方法，该方法包括步骤：在原理电路上定义关键路径，所述关键路径包括第一路径和第二路径；以及定义双重图案化布局，所述双重图案化布局被划分成具有第一颜色的第一掩模布局和具有第二颜色的第二掩模布局，所述双重图案化布局与所述原理电路相对应。定义所述双重图案化布局的步骤包括在所述原理电路上锚定所述关键路径。

公开(公告)号：CN104239596A

公开(公告)日：2014-12-24

申请号：CN201410286292.X

申请日：2014-06-24

Applicant: 三星电子株式会社

Inventor： 宋泰中 ,  朴在浩 ,  郑光钰

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G03F1/70 ,  G03F7/0035 ,  G06F17/5068 ,  G06F17/5077

Abstract: 本发明公开了一种双重图案化布局设计方法，该方法包括步骤：在原理电路上定义关键路径，所述关键路径包括第一路径和第二路径；以及定义双重图案化布局，所述双重图案化布局被划分成具有第一颜色的第一掩模布局和具有第二颜色的第二掩模布局，所述双重图案化布局与所述原理电路相对应。定义所述双重图案化布局的步骤包括在所述原理电路上锚定所述关键路径。

公开(公告)号：CN107665268A

公开(公告)日：2018-02-06

申请号：CN201710628517.9

申请日：2017-07-28

Applicant: 三星电子株式会社

Inventor： 河罗野 ,  金容德 ,  李奉炫 ,  金亨沃 ,  郑光钰 ,  金载勋

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G06F17/5077 ,  G06F17/5081 ,  G06F2217/12 ,  G06F2217/78 ,  G06F2217/82 ,  G06F2217/84

Abstract: 提供了通过考虑局部布局效应来设计集成电路(IC)的系统和方法。设计IC的方法可以放置预放置单元的实例以便减少局部布局效应(LLE)引起结构的发生。该方法可以从放置的每个实例的外围布局中提取实例的环境以估计实例的LLE，由此分析IC的性能。

公开(公告)号：CN107436965A

公开(公告)日：2017-12-05

申请号：CN201710377434.7

申请日：2017-05-25

Applicant: 三星电子株式会社

Inventor： 吴星珉 ,  姜钟九 ,  郑光钰

IPC: G06F17/50

Abstract: 提供了一种设计集成电路的计算机实现的方法，所述方法包括：接收第一数据，第一数据包括针对集成电路中的通孔的多个电阻值，其中，基于连接到通孔的导线的宽度和在导线与相邻的导线之间的间隔中的至少一种来限定所述多个电阻值中的每个；接收第二数据，所述第二数据包括集成电路的布图的物理特性；通过使用处理器基于第一数据和第二数据从所述多个电阻值提取基于布图的通孔电阻。

公开(公告)号：CN107665268B

公开(公告)日：2023-10-31

申请号：CN201710628517.9

申请日：2017-07-28

Applicant: 三星电子株式会社

Inventor： 河罗野 ,  金容德 ,  李奉炫 ,  金亨沃 ,  郑光钰 ,  金载勋

IPC: G06F30/392

Abstract: 提供了通过考虑局部布局效应来设计集成电路(IC)的系统和方法。设计IC的方法可以放置预放置单元的实例以便减少局部布局效应(LLE)引起结构的发生。该方法可以从放置的每个实例的外围布局中提取实例的环境以估计实例的LLE，由此分析IC的性能。

公开(公告)号：CN108228968B

公开(公告)日：2023-05-26

申请号：CN201711284528.6

申请日：2017-12-07

Applicant: 三星电子株式会社

Inventor： 元孝植 ,  申赞煜 ,  郑光钰 ,  姜权七

IPC: G06F30/392

Abstract: 本申请提供了一种集成电路，所述集成电路包括多个电力轨道对和电路链。多个电力轨道对中的每一对包括多个高电力轨道中的一个以及多个低电力轨道中的一个，高电力轨道被构造为提供第一供电电压，低电力轨道被构造为提供低于第一供电电压的第二供电电压。电路链包括级联连接的多个单元电路，使得前一单元电路的输出被提供为下一单元电路的输入。多个单元电路分布式地连接到多个电力轨道对。

公开(公告)号：CN105448764A

公开(公告)日：2016-03-30

申请号：CN201510599734.0

申请日：2015-09-18

Applicant: 三星电子株式会社

Inventor： 元孝植 ,  玄大埈 ,  郑光钰

IPC: H01L21/66

CPC classification number: H01L22/14 ,  G01R31/2601 ,  G01R31/2621 ,  G01R31/2856 ,  G11C11/417 ,  G11C29/50 ,  G11C2029/0403 ,  G11C2029/5004 ,  G11C2029/5006 ,  H01L21/823475 ,  H01L22/32 ,  H01L22/34

Abstract: 提供了一种用于测试半导体装置的多个晶体管的方法。所述方法包括利用前段制程(FEOL)工艺形成多个元件或多个逻辑单元；利用多个元件或多个逻辑单元中的至少一个来形成选择逻辑器；使选择逻辑器与多个晶体管连接，形成用于使选择逻辑器的输入端子与多个晶体管的漏极端子或源极端子连接的焊盘；利用选择逻辑器顺序地选择多个晶体管并测量所述多个晶体管之中的所选择的晶体管的电特性。