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公开(公告)号：CN116896355A
公开(公告)日：2023-10-17
申请号：CN202310175714.5
申请日：2023-02-28
Applicant: 三星电子株式会社
IPC: H03K3/356
Abstract: 一种多位触发器包括第一位触发器和第二位触发器。所述第一位触发器包括：输入多路选择器，其接收第一数据位和第二数据位，并且输出所述第一数据位和所述第二数据位之一作为第三数据位；第一传输电路；第一锁存器；第二传输电路；以及第二锁存器，其输出第一输出数据位。所述第二位触发器包括：输入多路选择器，其接收第四数据位和所述第一输出数据位，并且输出所述第四数据位和所述第一输出数据位之一作为第五数据位；第一传输电路；第一锁存器；第二传输电路；以及第二锁存器，其输出第二输出数据位。所述第一输出数据位从所述第一位触发器沿着外部导线被提供给所述第二位触发器。
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公开(公告)号：CN106505994B
公开(公告)日：2020-08-07
申请号：CN201610809106.5
申请日：2016-09-07
Applicant: 三星电子株式会社
IPC: H03K19/0944
Abstract: 公开一种时序电路及其操作方法。在时序电路中，第一级被配置为响应于时钟对第一节点的电压进行充电，并且响应于时钟、第二节点的电压和数据对第一节点的电压进行放电；第二级被配置为响应于时钟对第二节点的电压进行充电，并且响应于时钟和逻辑信号对第二节点的电压进行放电；组合逻辑被配置为基于第一节点的电压、第二节点的电压和数据来生成逻辑信号；以及锁存电路被配置为响应于时钟来锁存第二节点的电压。
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公开(公告)号：CN110349604B
公开(公告)日：2025-04-18
申请号：CN201910274419.9
申请日：2019-04-04
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 存储器设备包括：多个锁存器，布置在包括第一列和第二列的多个列中和多个行中；第一触发器，被配置为基于时钟向多个锁存器中布置在第一列中的第一锁存器输出第一数据；以及第二触发器，被配置为基于时钟向多个锁存器中布置在第二列中的第二锁存器输出第二数据。第一触发器还被配置为，在第一锁存器和第二锁存器不管输入如何而维持输出的锁定时间段中，阻塞第一数据向第一锁存器的输出，第二触发器还被配置为，在锁定时间段中，阻塞第二数据向第二锁存器的输出。
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公开(公告)号：CN110349604A
公开(公告)日：2019-10-18
申请号：CN201910274419.9
申请日：2019-04-04
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 存储器设备包括：多个锁存器，布置在包括第一列和第二列的多个列中和多个行中；第一触发器，被配置为基于时钟向多个锁存器中布置在第一列中的第一锁存器输出第一数据；以及第二触发器，被配置为基于时钟向多个锁存器中布置在第二列中的第二锁存器输出第二数据。第一触发器还被配置为，在第一锁存器和第二锁存器不管输入如何而维持输出的锁定时间段中，阻塞第一数据向第一锁存器的输出，第二触发器还被配置为，在锁定时间段中，阻塞第二数据向第二锁存器的输出。
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公开(公告)号：CN107404305A
公开(公告)日：2017-11-28
申请号：CN201710294806.X
申请日：2017-04-28
Applicant: 三星电子株式会社
Abstract: 一种半导体电路包括第一电路、第二电路、第三电路和第四电路。第一电路基于时钟信号的电压电平、使能信号的电压电平或扫描使能信号的电压电平来确定第一节点的值。第二电路基于第一节点和时钟信号的电压电平确定第二节点的值。第三电路基于第二节点的电压电平确定第三节点的值。第四电路基于第二节点和时钟信号的电压电平确定第四节点的值。第三电路包括第一晶体管和第二晶体管，其彼此串联连接并且被选通到第二节点的电压电平以确定第三节点的值。第四电路包括第三晶体管，其被选通到时钟信号的电压电平以电连接第三节点和第四节点。
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Patent Agency Ranking
公开(公告)号：CN108023575B
公开(公告)日：2023-05-23
申请号：CN201710515662.6
申请日：2017-06-29
Applicant: 三星电子株式会社
IPC: H03K3/037
Abstract: 一种触发器，使用在所述触发器内部生成的信号生成第一反馈信号。所述触发器包含第一级电路、第二级电路和第三级电路。所述第一级电路接收第一数据信号和时钟信号并且通过第一节点生成第一内部信号。所述第二级电路接收所述第一内部信号、所述时钟信号和所述第一反馈信号，并且通过第二节点生成第二内部信号。所述第三级电路在时钟信号处于第一电平时使用第二内部信号和时钟信号通过锁存第二内部信号而生成第二数据信号。所述第二级电路在时钟信号处于第二电平时基于第一反馈信号切断第二节点与电源之间的至少一个第一电流路径。所述触发器能够在根据时钟信号锁存输入数据信号时减少功率消耗。
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公开(公告)号：CN114465604A
公开(公告)日：2022-05-10
申请号：CN202111302130.7
申请日：2021-11-04
Applicant: 三星电子株式会社
Abstract: 一种半导体电路，可包括：第一触发器，其被配置为响应于反相输入时钟信号输出第一输入数据作为第一输出信号；第二触发器，其被配置为响应于输入时钟信号输出第二输入数据作为第二输出信号；无毛刺电路，其被配置为接收反相输入时钟信号、输入时钟信号、第一输出信号和第二输出信号，并且基于反相输入时钟信号、输入时钟信号、第一输出信号和第二输出信号确定节点的电压电平；以及反相器，其被配置为输出通过将由无毛刺电路确定的节点的电压电平反相而获得的输出时钟信号。无毛刺电路不包括具有连接到节点的栅极的晶体管。
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公开(公告)号：CN107404305B
公开(公告)日：2021-03-12
申请号：CN201710294806.X
申请日：2017-04-28
Applicant: 三星电子株式会社
Abstract: 一种半导体电路包括第一电路、第二电路、第三电路和第四电路。第一电路基于时钟信号的电压电平、使能信号的电压电平或扫描使能信号的电压电平来确定第一节点的值。第二电路基于第一节点和时钟信号的电压电平确定第二节点的值。第三电路基于第二节点的电压电平确定第三节点的值。第四电路基于第二节点和时钟信号的电压电平确定第四节点的值。第三电路包括第一晶体管和第二晶体管，其彼此串联连接并且被选通到第二节点的电压电平以确定第三节点的值。第四电路包括第三晶体管，其被选通到时钟信号的电压电平以电连接第三节点和第四节点。
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公开(公告)号：CN106257833A
公开(公告)日：2016-12-28
申请号：CN201610455453.2
申请日：2016-06-22
Applicant: 三星电子株式会社
IPC: H03K5/135
Abstract: 提供一种高速工作的时钟门控电路。提供一种时钟门控电路包括：第一预充电单元，基于时钟信号对第一节点充电；第二预充电单元，基于时钟信号对第二节点充电；第一放电单元，基于时钟信号使第一节点放电；第二放电单元，基于时钟信号使第二节点放电；第一交叉耦合保持单元，根据第二节点的电压电平将第一节点保持在充电状态；第二交叉耦合保持单元，根据第一节点的电压电平将第二节点保持在充电状态；控制单元，基于时钟使能信号控制第一放电单元和第二放电单元以使第一节点或第二节点放电。
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公开(公告)号：CN109462394B
公开(公告)日：2023-10-20
申请号：CN201810814451.7
申请日：2018-07-23
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种时序电路，所述时序电路包括第一门电路、第二门电路和输出电路。所述第一电路基于输入信号、输入时钟信号和第二信号生成第一信号。所述第二电路通过对所述第一信号和与所述输入时钟信号反相的反相时钟信号执行NOR运算来生成内部时钟信号，并且基于所述内部时钟信号和所述输入信号生成所述第二信号。所述输出电路基于所述第二信号生成输出信号。可以通过经由所述第一电路与所述第二电路之间的相互控制来增加负建立时间，从而提高所述时序电路和包括所述时序电路的集成电路的运行速度，所述负建立时间反映在所述输入时钟信号转变之后的所述输入信号的转变。
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