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公开(公告)号：CN110349604B
公开(公告)日：2025-04-18
申请号：CN201910274419.9
申请日：2019-04-04
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 存储器设备包括：多个锁存器，布置在包括第一列和第二列的多个列中和多个行中；第一触发器，被配置为基于时钟向多个锁存器中布置在第一列中的第一锁存器输出第一数据；以及第二触发器，被配置为基于时钟向多个锁存器中布置在第二列中的第二锁存器输出第二数据。第一触发器还被配置为，在第一锁存器和第二锁存器不管输入如何而维持输出的锁定时间段中，阻塞第一数据向第一锁存器的输出，第二触发器还被配置为，在锁定时间段中，阻塞第二数据向第二锁存器的输出。
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公开(公告)号：CN111276479B
公开(公告)日：2025-01-10
申请号：CN201910992060.9
申请日：2019-10-18
Applicant: 三星电子株式会社
Inventor： 金珉修
IPC: H10D84/40 , H10D88/00 , G06F30/392 , G06F30/394
Abstract: 提供一种集成电路及其制造方法和设计方法。所述集成电路包括半导体基底、多条栅极线和多条金属线。所述多条栅极线形成在半导体基底上方的栅极层中，其中，所述多条栅极线布置在第一方向上并且在垂直于第一方向的第二方向上延伸。所述多条金属线形成在栅极层上方的导电层中，其中，所述多条金属线布置在第一方向上并且在第二方向上延伸。6N条金属线和4N条栅极线形成单元线路结构，其中，N是正整数，并且多个单元线路结构布置在第一方向上。通过单元线路结构增强集成电路的设计效率和性能。
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公开(公告)号：CN110034107B
公开(公告)日：2024-05-10
申请号：CN201811223295.3
申请日：2018-10-19
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/398
Abstract: 提供了一种半导体装置、设计其版图的方法以及其制造方法。半导体装置包括：第一硬宏；第二硬宏，在第一方向上与所述第一硬宏间隔第一距离；头单元，设置在所述第一硬宏和所述第二硬宏之间的标准单元区域中，所述头单元被配置为对提供给所述第一硬宏和所述第二硬宏中的一个的电源电压执行电源门控；多个第一末端单元，设置在所述标准单元区域中并与所述第一硬宏相邻；以及多个第二末端单元，设置在所述标准单元区域中并与所述第二硬宏相邻，所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠。
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公开(公告)号：CN115459743A
公开(公告)日：2022-12-09
申请号：CN202210642371.4
申请日：2022-06-08
Applicant: 三星电子株式会社
Abstract: 一种基于脉冲的触发器电路包括：脉冲生成器，其生成脉冲信号和反相脉冲信号；扫描保持缓冲器，其将扫描输入信号保持延迟时间；以及锁存器电路，其包括响应于扫描使能信号、脉冲信号和反相脉冲信号接收数据信号和扫描输入信号之一的中间节点。脉冲生成器电路包括：直接路径，其将时钟信号作为直接路径输入提供至NAND电路；延迟路径，其包括被配置为延迟时钟信号并且将延迟的时钟信号作为延迟路径输入提供至NAND电路的数个级，其中，NAND电路对直接路径输入和延迟路径输入执行NAND操作，以生成反相脉冲信号；以及反馈路径，其将脉冲信号提供至延迟路径的数个级中的第一级。
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公开(公告)号：CN111832245A
公开(公告)日：2020-10-27
申请号：CN202010329912.9
申请日：2020-04-23
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/398
Abstract: 提供了一种包括标准单元的集成电路及其制造方法以及用于执行该方法的计算系统。集成电路包括：标准单元，包括被配置成各自输出相同的输出信号的第一输出引脚和第二输出引脚；第一路由路径，连接到第一输出引脚；以及第二路由路径，连接到第二输出引脚。第一路由路径包括第一单元组，第一单元组包括至少一个负载单元，第二路由路径包括第二单元组，第二单元组包括至少一个负载单元，并且第一路由路径和第二路由路径在标准单元外部彼此电断开。
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Patent Agency Ranking
公开(公告)号：CN111426947A
公开(公告)日：2020-07-17
申请号：CN202010237360.9
申请日：2015-12-07
Applicant: 三星电子株式会社
Inventor： 金珉修
IPC: G01R31/3185 , H03K3/356 , H03K3/012
Abstract: 提供一种包括逻辑电路的片上系统。逻辑电路包括：第一组扫描触发器，均被配置为使用无源保持器和有源保持器存储数据；第二组扫描触发器，均被配置为使用有源保持器存储数据；片上时钟控制器，被配置为接收用于驱动逻辑电路的参考时钟，以基于参考时钟的高态间隔产生内部时钟，并且调节内部时钟的占空比以提供调节的内部时钟，片上系统控制器将调节的内部时钟的高态间隔设置为与参考时钟的高态间隔基本相等的水平；以及时钟分布路径，包括：至少一个第一时钟门，被配置为基于调节的内部时钟产生第一时钟并将第一时钟提供给第一组扫描触发器，以及至少一个第二时钟门，被配置为基于调节的内部时钟产生第二时钟并将第二时钟提供给第二组扫描触发器。
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公开(公告)号：CN110349604A
公开(公告)日：2019-10-18
申请号：CN201910274419.9
申请日：2019-04-04
Applicant: 三星电子株式会社
IPC: G11C7/10
Abstract: 存储器设备包括：多个锁存器，布置在包括第一列和第二列的多个列中和多个行中；第一触发器，被配置为基于时钟向多个锁存器中布置在第一列中的第一锁存器输出第一数据；以及第二触发器，被配置为基于时钟向多个锁存器中布置在第二列中的第二锁存器输出第二数据。第一触发器还被配置为，在第一锁存器和第二锁存器不管输入如何而维持输出的锁定时间段中，阻塞第一数据向第一锁存器的输出，第二触发器还被配置为，在锁定时间段中，阻塞第二数据向第二锁存器的输出。
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公开(公告)号：CN107404305A
公开(公告)日：2017-11-28
申请号：CN201710294806.X
申请日：2017-04-28
Applicant: 三星电子株式会社
Abstract: 一种半导体电路包括第一电路、第二电路、第三电路和第四电路。第一电路基于时钟信号的电压电平、使能信号的电压电平或扫描使能信号的电压电平来确定第一节点的值。第二电路基于第一节点和时钟信号的电压电平确定第二节点的值。第三电路基于第二节点的电压电平确定第三节点的值。第四电路基于第二节点和时钟信号的电压电平确定第四节点的值。第三电路包括第一晶体管和第二晶体管，其彼此串联连接并且被选通到第二节点的电压电平以确定第三节点的值。第四电路包括第三晶体管，其被选通到时钟信号的电压电平以电连接第三节点和第四节点。
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公开(公告)号：CN106533395A
公开(公告)日：2017-03-22
申请号：CN201610811492.1
申请日：2016-09-08
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体集成电路和一种触发器。所述半导体集成电路包括位于基底上的扫描使能(SE)反相器和时钟(CK)反相器、第一多路复用部以及第二多路复用部。SE反相器和CK反相器在第一方向上对齐。第一多路复用部包括第一布线和第一晶体管，第一布线连接到SE反相器的电源电压部，第一布线和第一晶体管共享接触第一布线的源区。第二多路复用部包括第二布线和第二晶体管，第二布线连接到CK反相器的电源电压部，第二布线和第二晶体管共享接触第二布线的源区。SE反相器和CK反相器在第一方向上彼此对齐。
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公开(公告)号：CN106505993A
公开(公告)日：2017-03-15
申请号：CN201610807155.5
申请日：2016-09-07
Applicant: 三星电子株式会社
IPC: H03K19/0944 , H03K5/153
CPC classification number: H03K3/012 , H03K3/356121 , H03K19/0944 , H03K5/153
Abstract: 本发明提供一种包括触发器的半导体电路。一种半导体电路包括第一电路和第二电路。第一电路基于输入数据的逻辑电平、时钟信号的逻辑电平和第一节点的逻辑电平来确定第二节点的逻辑电平和第三节点的逻辑电平。第二电路基于时钟信号的逻辑电平、第二节点的逻辑电平和第三节点的逻辑电平来确定第一节点的逻辑电平。第一电路包括子电路和第一晶体管。第一电路的子电路基于输入数据的逻辑电平和第一节点的逻辑电平来确定第二节点的逻辑电平。第一晶体管由时钟信号的逻辑电平门控，以将第三节点与第二节点连接。
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