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公开(公告)号：CN110034107B
公开(公告)日：2024-05-10
申请号：CN201811223295.3
申请日：2018-10-19
Applicant: 三星电子株式会社
IPC: H01L27/02 , G06F30/398
Abstract: 提供了一种半导体装置、设计其版图的方法以及其制造方法。半导体装置包括：第一硬宏；第二硬宏，在第一方向上与所述第一硬宏间隔第一距离；头单元，设置在所述第一硬宏和所述第二硬宏之间的标准单元区域中，所述头单元被配置为对提供给所述第一硬宏和所述第二硬宏中的一个的电源电压执行电源门控；多个第一末端单元，设置在所述标准单元区域中并与所述第一硬宏相邻；以及多个第二末端单元，设置在所述标准单元区域中并与所述第二硬宏相邻，所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠。
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公开(公告)号：CN109462394A
公开(公告)日：2019-03-12
申请号：CN201810814451.7
申请日：2018-07-23
Applicant: 三星电子株式会社
CPC classification number: H03K5/135 , H03K3/012 , H03K3/037 , H03K3/356104 , H03K3/356121 , H03K19/20 , H03K19/21 , H03K2005/00013 , H03K19/01
Abstract: 本发明提供了一种时序电路，所述时序电路包括第一门电路、第二门电路和输出电路。所述第一电路基于输入信号、输入时钟信号和第二信号生成第一信号。所述第二电路通过对所述第一信号和与所述输入时钟信号反相的反相时钟信号执行NOR运算来生成内部时钟信号，并且基于所述内部时钟信号和所述输入信号生成所述第二信号。所述输出电路基于所述第二信号生成输出信号。可以通过经由所述第一电路与所述第二电路之间的相互控制来增加负建立时间，从而提高所述时序电路和包括所述时序电路的集成电路的运行速度，所述负建立时间反映在所述输入时钟信号转变之后的所述输入信号的转变。
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公开(公告)号：CN109473425B
公开(公告)日：2024-05-10
申请号：CN201810473724.6
申请日：2018-05-17
Applicant: 三星电子株式会社
IPC: H01L27/02
Abstract: 可提供一种集成电路和系统芯片，该集成电路包括：在第一方向上排列的第一宏块和第二宏块；以及第一宏块和第二宏块之间的多个单元。所述多个单元包括：至少一个第一结束单元，其邻近于第一宏块，并且在第一方向上具有第一宽度；至少一个第二结束单元，其邻近于第二宏块，并且在第一方向上具有与第一宽度不同的第二宽度；以及所述至少一个第一结束单元与所述至少一个第二结束单元之间的至少一个标准单元。
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Patent Agency Ranking
公开(公告)号：CN110634857A
公开(公告)日：2019-12-31
申请号：CN201910331450.1
申请日：2019-04-23
Applicant: 三星电子株式会社
Abstract: 提供了包括多倍高度标准单元的集成电路及其设计方法。根据实施例，集成电路包括半导体衬底、第一至第三电力轨、第一至第三选择栅极线和行连接配线。半导体衬底上的第一至第三电力轨在第一方向上延伸并且在垂直于第一方向的第二方向上顺序地布置。半导体衬底上的第一至第三选择栅极线在第一电力轨和第二电力轨之间的第一区域以及第二电力轨和第三电力轨之间的第二区域上方沿第二方向延伸，并且在第一方向上顺序地布置。半导体衬底上的行连接配线在第一方向上延伸，以连接第一选择栅极线和第三选择栅极线。
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公开(公告)号：CN109462394B
公开(公告)日：2023-10-20
申请号：CN201810814451.7
申请日：2018-07-23
Applicant: 三星电子株式会社
Abstract: 本发明提供了一种时序电路，所述时序电路包括第一门电路、第二门电路和输出电路。所述第一电路基于输入信号、输入时钟信号和第二信号生成第一信号。所述第二电路通过对所述第一信号和与所述输入时钟信号反相的反相时钟信号执行NOR运算来生成内部时钟信号，并且基于所述内部时钟信号和所述输入信号生成所述第二信号。所述输出电路基于所述第二信号生成输出信号。可以通过经由所述第一电路与所述第二电路之间的相互控制来增加负建立时间，从而提高所述时序电路和包括所述时序电路的集成电路的运行速度，所述负建立时间反映在所述输入时钟信号转变之后的所述输入信号的转变。
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公开(公告)号：CN112347729A
公开(公告)日：2021-02-09
申请号：CN202010771071.7
申请日：2020-08-04
Applicant: 三星电子株式会社
IPC: G06F30/392 , G06F30/394
Abstract: 本公开提供了半动态触发器以及设计集成电路的方法。一种半动态触发器包括：半导体基板、第一电源轨至第四电源轨以及至少一条时钟栅极线。第一电源轨至第四电源轨设置在半导体基板上，在第一方向上延伸，并在基本上垂直于第一方向的第二方向上顺序地布置。所述至少一条时钟栅极线设置在半导体基板上，并在第二方向上延伸以穿过第一电源轨与第二电源轨之间的第一区域、第二电源轨与第三电源轨之间的第二区域以及第三电源轨与第四电源轨之间的第三区域当中的至少两个区域。所述至少一条时钟栅极线接收输入时钟信号。
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公开(公告)号：CN110034107A
公开(公告)日：2019-07-19
申请号：CN201811223295.3
申请日：2018-10-19
Applicant: 三星电子株式会社
Abstract: 提供了一种半导体装置、设计其版图的方法以及其制造方法。半导体装置包括：第一硬宏；第二硬宏，在第一方向上与所述第一硬宏间隔第一距离；头单元，设置在所述第一硬宏和所述第二硬宏之间的标准单元区域中，所述头单元被配置为对提供给所述第一硬宏和所述第二硬宏中的一个的电源电压执行电源门控；多个第一末端单元，设置在所述标准单元区域中并与所述第一硬宏相邻；以及多个第二末端单元，设置在所述标准单元区域中并与所述第二硬宏相邻，所述头单元不与所述多个第一末端单元和所述多个第二末端单元交叠。
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公开(公告)号：CN109473425A
公开(公告)日：2019-03-15
申请号：CN201810473724.6
申请日：2018-05-17
Applicant: 三星电子株式会社
IPC: H01L27/02
CPC classification number: H01L27/11807 , H01L27/0207 , H01L29/94 , H01L2027/11842 , H01L2027/11861 , H01L2027/1187 , H01L2027/11875 , H01L2027/11881 , H01L2027/1189
Abstract: 可提供一种集成电路和系统芯片，该集成电路包括：在第一方向上排列的第一宏块和第二宏块；以及第一宏块和第二宏块之间的多个单元。所述多个单元包括：至少一个第一结束单元，其邻近于第一宏块，并且在第一方向上具有第一宽度；至少一个第二结束单元，其邻近于第二宏块，并且在第一方向上具有与第一宽度不同的第二宽度；以及所述至少一个第一结束单元与所述至少一个第二结束单元之间的至少一个标准单元。
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