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公开(公告)号：CN111403278A
公开(公告)日：2020-07-10
申请号：CN201911204018.2
申请日：2019-11-29
Applicant: 上海华力微电子有限公司
IPC: H01L21/311 , H01L21/3213
Abstract: 本发明提供了一种芯轴图形的形成方法，包括:提供一衬底，在所述衬底上方依次形成芯轴图形层、过渡层以及图形化的旋涂介质层，所述过渡层的硬度大于所述旋涂介质层的硬度；以图形化的旋涂介质层为掩膜，进行过渡层刻蚀，以形成图形化的过渡层；去除所述图形化的旋涂介质层，并以图形化的过渡层为掩膜，进行芯轴图形层刻蚀，以形成芯轴图形。通过在所述芯轴图形层和图形化的旋涂介质层中间增加过渡层，改变了芯轴图形刻蚀工艺中的膜层结构，既可以降低图形化的旋涂介质层中的有机介电质层的厚度，同时解决了芯轴图形层刻蚀过程中的掩模层厚度不够的问题。
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公开(公告)号：CN109686663A
公开(公告)日：2019-04-26
申请号：CN201811610412.1
申请日：2018-12-27
Applicant: 上海华力微电子有限公司
IPC: H01L21/28
CPC classification number: H01L21/28008
Abstract: 本发明提供了一种半导体结构及其制造方法，上述半导体结构包括衬底和位于衬底上的栅极，上述制造方法用于形成位于衬底上方的栅极。上述制造方法具体包括：提供衬底；在上述衬底上部形成凹槽；在上述衬底上沉积栅极层，上述栅极层包括从凹槽外部延伸至凹槽内部的两个台阶部；以及从上述凹槽的两端沿两个上述台阶部向凹槽中心刻蚀上述栅极层，以在上述凹槽内形成上述栅极，其中上述栅极的宽度小于上述凹槽的宽度。通过本发明所提供的制造方法能够简单、有效地在半导体衬底上形成特征尺寸较小、且可精确控制的栅极，从而满足日渐严苛的栅极尺寸要求。
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公开(公告)号：CN105810568A
公开(公告)日：2016-07-27
申请号：CN201610327912.9
申请日：2016-05-17
Applicant: 上海华力微电子有限公司
IPC: H01L21/033 , H01L21/266 , G03F9/00
CPC classification number: H01L21/0337 , G03F9/7073 , H01L21/266
Abstract: 一种减少零层对准光罩使用的方法，包括：生长垫氧层和氮化硅层，在氮化硅层上布置第一光阻层，在第一光阻层上针对零层对准图形区和闪存阵列N阱区进行曝光显影；利用第一光阻层进行闪存阵列N阱离子注入以形成闪存阵列N阱；利用第一光阻层形成氮化硅硬掩模层的沟槽，并利用氮化硅硬掩模层进行闪存阵列离子注入；布置第二光阻层，以氮化硅硬掩模层沟槽作为对准标志在第二光阻层上针对深N阱离子注入图形区进行曝光显影，通过干法刻蚀以不同步骤调节刻蚀选择比，在第二光阻层上针对零层对准图形区形成切割道沟槽，在深N阱离子注入图形区去除氮化硅硬掩模层后使刻蚀终止在垫氧层；利用第二光阻层进行深N阱区离子注入以形成深N阱区。
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公开(公告)号：CN114220814A
公开(公告)日：2022-03-22
申请号：CN202111376060.X
申请日：2021-11-19
Applicant: 上海华力微电子有限公司
IPC: H01L27/115 , H01L27/11524 , H01L27/11529 , H01L29/423
Abstract: 本发明公开了一种NAND Flash叠层结构栅极制造方法，包括：第一次生长控制栅多晶硅之后，沉积氧化硅；光刻曝光选择栅极和外围栅极区域需移除层间介质层的区域；层间介质层刻蚀，去除选择栅极和外围栅极顶部曝开区域的氧化硅层、第一次生长的控制栅多晶硅和层间介质层，直至浮栅多晶硅；第二次生长控制栅多晶硅，第二次生长后的控制栅多晶硅底面至少与所述氧化硅层顶面持平；去除高于氧化硅层的第二次生长后的控制栅多晶硅；去除全部氧化硅；第三次生长控制栅多晶硅，使最终控制栅多晶硅的总厚度为设计厚度。采用本发明的工艺方法选择栅极和外围栅极的多晶硅表面不再有明显的凹凸不平的情况，从而可以显著增加后续的工艺窗口，并增加整个工艺流程的窗口。
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公开(公告)号：CN109950140B
公开(公告)日：2021-11-05
申请号：CN201910313973.3
申请日：2019-04-18
Applicant: 上海华力微电子有限公司
IPC: H01L21/033
Abstract: 本发明公开了一种自对准双层图形的形成方法，包括：提供一半导体基底，且在基底上依次形成核心薄膜、第一增加薄膜、第二增加薄膜、传递薄膜、抗反射薄膜和定义了核心图形的光刻胶层；刻蚀抗反射薄膜、传递薄膜和第二增加薄膜，露出第一增加薄膜表面，形成第二增加层，刻蚀第二增加层，形成具有预定线宽尺寸的第二增加层；对第一增加薄膜进行刻蚀，暴露出核心薄膜表面，形成第一增加层；刻蚀核心薄膜，露出基底表面，形成核心层；在第一增加层和核心层以及基底的表面形成侧墙介质层，刻蚀侧墙介质层，在核心层两侧形成侧墙结构；去除核心层，形成自对准双层图形，本发明能够得到具有预定线宽尺寸以及垂直形貌的自对准双层图形。
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Patent Agency Ranking
公开(公告)号：CN108831829B
公开(公告)日：2020-10-27
申请号：CN201810632297.1
申请日：2018-06-19
Applicant: 上海华力微电子有限公司
IPC: H01L21/28
Abstract: 本发明提出一种分裂栅结构下的侧墙栅极隔离刻蚀膜层工艺，本发明在原有工艺Tri‑Layer膜层的基础上，向其SOC底部添加了氮化硅层。这一方案，充分利用氮化硅的保护来移除原工艺中光刻未曝开区域的Si‑ARC，同时避免了曝开区域AA顶部的OX被刻穿的情况，进而避免了硅基底损伤；继而充分利用干法刻蚀以及湿法刻蚀工艺中氮化硅对多晶硅和氧化硅选择比高的特点，在刻蚀以及湿法工艺之后获得与原有工艺相同的结构。通过这一发明，在不改变最终工艺结构的基础上显著增加了刻蚀工艺的工艺窗口。
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公开(公告)号：CN107481969B
公开(公告)日：2020-07-17
申请号：CN201710702565.8
申请日：2017-08-16
Applicant: 上海华力微电子有限公司
IPC: H01L21/768
Abstract: 本发明提供了一种通孔的形成方法，包含：提供一半导体衬底，形成有一介质层；在所述介质层上形成一第一掩膜层，所述第一掩膜层中形成有一开口；在所述第一掩膜层上覆盖一刻蚀保护层，所述刻蚀保护层覆盖所述开口的侧壁；以所述第一掩膜层和所述刻蚀保护层为掩膜，刻蚀所述介质层以在所述介质层中形成一对应所述开口的通孔；去除所述刻蚀保护层。本发明提供的方法，优化了通孔的形成过程中第一掩膜层形貌异常的问题，同时降低了对刻蚀选择比的要求，提高了工艺可行性。
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公开(公告)号：CN105826326B
公开(公告)日：2018-11-09
申请号：CN201610163759.0
申请日：2016-03-22
Applicant: 上海华力微电子有限公司
IPC: H01L27/11521 , H01L21/311 , H01L21/28
Abstract: 本发明方法提出一种改善深亚微米级闪存器件耦合率的沟槽氧化物的刻蚀方法，采用第一干法刻蚀+湿法腐蚀+第二干法刻蚀组合，利用干法刻蚀有效克服填充氧化物密度不均匀的特点，由第一干法刻蚀将沟槽内开口处密度疏松区域的氧化物去除，使后续刻蚀的氧化物界面保持高度相同，且密度均匀一致，然后通过湿法腐蚀去除由第一干法刻蚀造成的多晶浮栅侧壁的氧化物侧墙，使该部分侧壁完全没有氧化物覆盖，再由第二干法刻蚀实现高度一致的沟槽内氧化物底部，以及统一形貌的保护遂穿氧化层的多晶浮栅侧壁底部的氧化物侧墙，ONO淀积，形成一致的由ONO与多晶浮栅接触组成的ONO电容，从而实现改善深亚微米级闪存器件的耦合率，提升产品合格率和使用寿命的目的。
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公开(公告)号：CN107256855A
公开(公告)日：2017-10-17
申请号：CN201710561178.7
申请日：2017-07-11
Applicant: 上海华力微电子有限公司
IPC: H01L23/525 , H01L21/768
CPC classification number: H01L23/5256 , H01L21/3065 , H01L21/32053 , H01L21/32055 , H01L21/32135 , H01L21/32139 , H01L23/53209 , H01L23/53271 , H01L21/76877
Abstract: 本发明公开了一种多晶硅熔断器及其制造方法，该多晶硅熔断器包括多晶硅熔断体和两个引出端口，该多晶硅熔断体包括一衬底、第一绝缘层和一多晶硅熔体，衬底上形成有一凹槽，第一绝缘层覆盖在具有凹槽一侧的衬底表面上，多晶硅熔体形成于第一绝缘层上且位于所述凹槽内呈埋入式形态。本发明将多晶硅熔体以埋入的方式放在衬底的凹槽内，使熔体可以和附近其它器件保持足够的安全距离，有效消除传统熔丝熔断后形成颗粒影响旁边器件的可能性，且能够根据实际需要调节多晶硅熔体的关键尺寸，生成工艺对光刻和干刻的要求不高，使用一般的蚀刻机即可实现。
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公开(公告)号：CN111883535B
公开(公告)日：2023-11-07
申请号：CN202010783067.2
申请日：2020-08-06
Applicant: 上海华力微电子有限公司
IPC: H10B41/35 , H01L21/28 , H01L29/423
Abstract: 本发明提供了一种半导体器件及其制造方法，上述的制造方法具体包括：提供衬底，存储区域的衬底上形成有多个存储晶体管的堆叠栅极；在各个堆叠栅极的两侧侧壁形成低于上述堆叠栅极的侧墙；对以上述侧墙定义的离子注入区域执行上述存储区域的离子注入；以及进行灰化工艺并以上述侧墙为上述堆叠栅极的保护层湿法清洗上述存储区域，以去除上述离子注入后残留的光刻胶。本发明还提供了根据上述制造方法所形成的半导体器件。根据本发明所提供的半导体器件及其制造方法，能够解决离子注入工艺所导致堆叠栅极倒塌的问题，从而提高所制成的半导体器件的良率。
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