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公开(公告)号：CN106227673A
公开(公告)日：2016-12-14
申请号：CN201610592779.X
申请日：2016-07-25
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/06
CPC classification number: G06F12/0646
Abstract: 本发明公开了一种基于DMA的序列波形合成算法，采用Altera公司的SG-DMA，序列波形合成算法的关键在于波形序列地址的产生，该算法利用SG-DMA内部的描述字处理器，根据不同序列对段个数、段重复次数以及循环模式的要求，设置由多个描述字组成的描述字链，在嵌入式开发过程中依次完成对各个描述字所携带的数据传输基本参数的配置过程。此过程根据每个描述字指向的数据源确定最终序列地址的产生，多个不同的描述字以链表形式顺序相连且指向同一数据源完成单个序列的重复，反之指向不同数据源完成不同序列之间的跳转。对比传统的在FPGA内部通过Verilog编程实现的序列地址产生方式，本发明所采用的基于DMA的序列波形合成算法，设计简单，逻辑复杂度低且灵活性高。
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公开(公告)号：CN106227673B
公开(公告)日：2019-05-17
申请号：CN201610592779.X
申请日：2016-07-25
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F12/06
Abstract: 本发明公开了一种基于DMA的序列波形合成算法，采用Altera公司的SG‑DMA，序列波形合成算法的关键在于波形序列地址的产生，该算法利用SG‑DMA内部的描述字处理器，根据不同序列对段个数、段重复次数以及循环模式的要求，设置由多个描述字组成的描述字链，在嵌入式开发过程中依次完成对各个描述字所携带的数据传输基本参数的配置过程。此过程根据每个描述字指向的数据源确定最终序列地址的产生，多个不同的描述字以链表形式顺序相连且指向同一数据源完成单个序列的重复，反之指向不同数据源完成不同序列之间的跳转。对比传统的在FPGA内部通过Verilog编程实现的序列地址产生方式，本发明所采用的基于DMA的序列波形合成算法，设计简单，逻辑复杂度低且灵活性高。
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Patent Agency Ranking
公开(公告)号：CN106534013B
公开(公告)日：2019-04-16
申请号：CN201610921873.5
申请日：2016-10-21
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H04L27/12
Abstract: 本发明公开了一种低延时低消耗数字基带信号的实现方法，包括以下步骤：通过高斯滤波器，将二进制信号滤波成型，产生光滑无高频分量的信号；通过积分模块不断实现相位的累加，实现幅度到相位上的映射，产生对应的相位值；利用CORDIC算法，实现相位与幅度的转换，最终实现GFSK基带信号。该发明针对常规的蓝牙数字基带信号生成的局限性，成功解决了速度、面积、精度之间的制约关系，打破了角度覆盖范围的限制，使角度收敛范围得到改善。
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公开(公告)号：CN106534013A
公开(公告)日：2017-03-22
申请号：CN201610921873.5
申请日：2016-10-21
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H04L27/12
CPC classification number: H04L27/122
Abstract: 本发明公开了一种低延时低消耗数字基带信号的实现方法，包括以下步骤：通过高斯滤波器，将二进制信号滤波成型，产生光滑无高频分量的信号；通过积分模块不断实现相位的累加，实现幅度到相位上的映射，产生对应的相位值；利用CORDIC算法，实现相位与幅度的转换，最终实现GFSK基带信号。该发明针对常规的蓝牙数字基带信号生成的局限性，成功解决了速度、面积、精度之间的制约关系，打破了角度覆盖范围的限制，使角度收敛范围得到改善。
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公开(公告)号：CN107800434A
公开(公告)日：2018-03-13
申请号：CN201710902624.6
申请日：2017-09-29
Applicant: 东南大学 , 东南大学-无锡集成电路技术研究所
IPC: H03M1/10
CPC classification number: H03M1/1071 , H03M2201/657
Abstract: 本发明公开了一种基于参数提取的快速ADC测试方法，即利用静态码值，提取得到用来进行频谱分析的少量静态码值，经过增益误差消除处理后，通过频谱分析估算得到动态参数值；在参数提取测试算法基础之上，重新优化了ADC测试结构，即采用优化的直方图与参数提取测试算法相结合的测试架构；改进的直方图测试方法即利用移动平均滤波器法，通过使用与传统测试相比更少的采样点数得到同样精度的静态参数。与传统ADC测试方法相比，本发明所提ADC测试架构，即利用一次测试采集的静态码值，同时用于通过优化直方图方法计算静态参数和利用参数提取算法估算动态参数，能够在确保计算精度的前提下，大大优化测试时间。
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公开(公告)号：CN106527575A
公开(公告)日：2017-03-22
申请号：CN201610919951.8
申请日：2016-10-21
Applicant: 东南大学—无锡集成电路技术研究所
IPC: G06F1/06
CPC classification number: G06F1/06
Abstract: 本发明公开了一种基于活动相似度的触发器分组时钟门控方法，包括以下步骤：基于数字信号处理芯片内核典型工作模式下的门级仿真，得到各个触发器在典型工作模式下的活动性向量，通过统计处理触发器的活动性向量得到触发器的翻转率、触发器间的相关性；使用布局工具进行初步布局，获得数字信号处理芯片内核中触发器在布局中的初始位置；利用翻转率信息与触发器位置数据，实现触发器的分组；利用触发器分组信息，采用异或门自门控的方法实现时钟门控；对产生的新网表做新的布局，并实现时钟树综合与功耗仿真验证。本发明实现了DSP内核的触发器分组时钟门控，可有效的提高时钟的可门控周期，从而降低动态功耗。
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公开(公告)号：CN106100589A
公开(公告)日：2016-11-09
申请号：CN201610403488.1
申请日：2016-06-08
Applicant: 东南大学—无锡集成电路技术研究所
IPC: H03D7/16
CPC classification number: H03D7/16
Abstract: 本发明公开了一种单转双窄带无源混频器，包括依次连接的跨导级、本振开关以及跨阻放大器，所述跨导级在NMOS跨导管的上下分别串联PMOS电流源和NMOS电流源，所述跨导级利用无源混频开关的阻抗变化作用，在本振频率处拉低跨导级的输出阻抗并构造近似交流虚地，输入电压的变化将引起NMOS跨导管电流变化，而NMOS跨导管产生的射频电流均注入本振开关，其源极和漏极电流大小相等，相位相反；所述跨阻放大器根据饱和区MOS管从源端和漏端看进去阻抗具有显著差别的特性，对输出阻抗和输入阻抗采用跨导增强技术减少输入阻抗并提高输出阻抗。本发明的混频器使用单路偏置电流实现了双路差分电流输出的效果，显著降低了功耗。
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