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公开(公告)号：CN107423026B
公开(公告)日：2021-07-13
申请号：CN201710265266.2
申请日：2017-04-21
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F7/548
Abstract: 本发明公开一种正余弦函数计算的实现方法及装置，步骤包括：1)判断输入角度是否在指定范围内，如果是，将输入角度作为目标计算角度输出，否则对输入角度进行压缩，并将输出压缩后角度作为目标计算角度输出；2)对目标计算角度采用TCORDIC算法执行正弦或余弦函数的计算，且当目标计算角度与0度或π/2度之间的差值小于指定阈值时，通过Taylor展开式完成正弦或余弦函数的计算，否则使用CORDIC算法完成正余弦函数的计算；该装置包括角度压缩单元以及TCORDIC计算单元。本发明能够实现任意角度的正弦、余弦函数的计算，且具有实现方法简单、计算复杂度低，计算效率以及精度高等优点。
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公开(公告)号：CN105701036B
公开(公告)日：2019-03-05
申请号：CN201610033581.8
申请日：2016-01-19
Applicant: 中国人民解放军国防科学技术大学
Abstract: 本发明公开了一种支持变形基16FFT算法并行访存的地址转换单元，包括16个相同的地址转换电路，每个所述地址转换电路均由一个三输入异或门和三个二输入异或门组成，用以实现该路运算访存或结果输出对原来按存储体低位地址编址的访存地址的变换。本发明具有实现方法简单、硬件开销小等优点。
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公开(公告)号：CN105224505B
公开(公告)日：2018-05-25
申请号：CN201510719158.9
申请日：2015-10-29
Applicant: 中国人民解放军国防科学技术大学
Abstract: 一种基于矩阵转置操作的FFT加速器装置，其包括：FFT加速器控制，用来控制逻辑完成批量1维FFT运算的控制，给总线控制器发送读写控制参数，协调FFT‑PE之间的计算与数据传递；总线控制器，用来根据FFT加速器控制模块的参数，产生读/写DDR存储器或片内SMC存储器的控制信号；FFT计算阵列，包括两个单存储器结构的FFT‑PE，即FFT_PE1和FFT_PE2，用来实现批量1维FFT算法的计算；数据通路和命令通路异步处理单元，用来负责将TeraNet数据主机端口协议转换为内部DMA总线协议，将TeraNet命令从机端口协议转换为内部Pbus总线协议。本发明具有实现简单、效率高、适用面广等优点。
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公开(公告)号：CN104573228B
公开(公告)日：2017-06-27
申请号：CN201510004794.3
申请日：2015-01-06
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F17/50
Abstract: 本发明公开了一种面向兼容设计的微处理器硅后验证装置与验证方法，目的是解决已有微处理器硅后功能兼容验证技术存在的测试激励生成速度慢、验证结果检查效率低和控制复杂等问题。本发明为“主‐从”双芯片结构，由调试主机、开发板、主控芯片和从控芯片组成。调试主机上有主控程序和从控程序，主控芯片和从控芯片分别通过下载并运行主控程序和从控程序，在主控芯片和从控芯片上生成、运行测试激励，并由主控程序负责将主控芯片和从控芯片对测试激励程序的运行结果进行比对，最后在调试主机上显示验证结果。本发明无需人工干涉验证过程，硬件平台控制简单，可有效提高硅后验证的准确性和验证效率。
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公开(公告)号：CN105701036A
公开(公告)日：2016-06-22
申请号：CN201610033581.8
申请日：2016-01-19
Applicant: 中国人民解放军国防科学技术大学
Abstract: 本发明公开了一种支持变形基16FFT算法并行访存的地址转换单元，包括16个相同的地址转换电路，每个所述地址转换电路均由一个三输入异或门和三个二输入异或门组成，用以实现该路运算访存或结果输出对原来按存储体低位地址编址的访存地址的变换。本发明具有实现方法简单、硬件开销小等优点。
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Patent Agency Ranking
公开(公告)号：CN103825584B
公开(公告)日：2016-06-15
申请号：CN201310674406.3
申请日：2013-12-11
Applicant: 中国人民解放军国防科学技术大学
IPC: H03K3/3562
Abstract: 本发明公开了抗单粒子翻转和单粒子瞬态的可置位和复位D触发器，目的是解决可置位和复位D触发器抗单粒子瞬态和抗单粒子翻转能力不高的问题。本发明由时钟电路、复位缓冲电路、置位缓冲电路，主锁存器、从锁存器、输出缓冲电路和缓冲器电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路、复位缓冲电路、置位缓冲电路连接。主锁存器还与缓冲器电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。
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公开(公告)号：CN103825584A
公开(公告)日：2014-05-28
申请号：CN201310674406.3
申请日：2013-12-11
Applicant: 中国人民解放军国防科学技术大学
IPC: H03K3/3562
Abstract: 本发明公开了抗单粒子翻转和单粒子瞬态的可置位和复位D触发器，目的是解决可置位和复位D触发器抗单粒子瞬态和抗单粒子翻转能力不高的问题。本发明由时钟电路、复位缓冲电路、置位缓冲电路，主锁存器、从锁存器、输出缓冲电路和缓冲器电路组成。主锁存器和从锁存器均为冗余加固的锁存器。主锁存器和从锁存器前后串联，并均与时钟电路、复位缓冲电路、置位缓冲电路连接。主锁存器还与缓冲器电路相连，从锁存器还与输出缓冲电路相连。分离主锁存器和从锁存器中互为冗余的C2MOS电路提高了抗单粒子翻转的能力。缓冲器电路使得在持续时间较长的单粒子瞬态脉冲下不发生错误，双模冗余通路进一步增加了抗单粒子瞬态的能力。
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公开(公告)号：CN103677738A
公开(公告)日：2014-03-26
申请号：CN201310445241.2
申请日：2013-09-26
Applicant: 中国人民解放军国防科学技术大学
Inventor： 雷元武 , 彭元喜 , 陈书明 , 邓子椰 , 万江华 , 刘宗林 , 陈海燕 , 陈胜刚 , 刘胜 , 马胜 , 吴虎成 , 罗恒 , 陈小文 , 孙书为 , 陈际阳 , 田甜 , 彭浩
IPC: G06F7/544
Abstract: 本发明公开一种基于混合模式CORDIC算法的低延时基本超越函数实现方法及装置，方法步骤为：1）输入IEEE-754标准中浮点格式的角度及函数类型，进行格式转换及压缩映射；2）Z数据通路根据映射角度及函数类型进行旋转方向预测；X、Y数据通路采用进位节省加法器将64次迭代分成前32次的8级压缩迭代，每级迭代4次，后32次迭代进行并行计算；3）根据函数特征将CORDIC迭代结果进行格式转换；装置包括预处理模块、混合模式CORDIC计算模块及规格化处理模块。本发明具有实现方法简单、可以在同一硬件平台上同时执行圆周坐标和双曲坐标CORDIC算法、低延时、周期短、速度快、精度高的优点。
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公开(公告)号：CN103677737A
公开(公告)日：2014-03-26
申请号：CN201310444469.X
申请日：2013-09-26
Applicant: 中国人民解放军国防科学技术大学
Inventor： 陈书明 , 邓子椰 , 雷元武 , 彭元喜 , 万江华 , 刘宗林 , 陈海燕 , 陈胜刚 , 刘胜 , 马胜 , 吴虎成 , 罗恒 , 陈小文 , 孙书为 , 田甜 , 彭浩 , 陈际阳
IPC: G06F7/544
Abstract: 本发明公开一种基于进位节省加法器的低延时CORDIC三角函数实现的方法及装置，方法步骤为：1）对X、Y、Z数据通路进行初始化；2）对Z数据通路进行旋转方向预测，输出给X、Y数据通路；将X、Y数据通路的前N/2次迭代压缩为N/8级，每级采用进位节省加法器在一拍内完成迭代；3）对X、Y数据通路的后N/2次采用进位节省加法器进行并行迭代；装置包括初始化模块、旋转方向预测模块、迭代压缩模块和并行迭代模块，迭代压缩单元和并行迭代单元均采用进位节省加法器。本发明具有硬件开销小、周期短、延时短、吞吐率大、精度高的优点。
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公开(公告)号：CN102394599B
公开(公告)日：2013-12-11
申请号：CN201110323896.3
申请日：2011-10-21
Applicant: 中国人民解放军国防科学技术大学
IPC: H03K3/013 , H03K19/003 , H03K3/02
Abstract: 本发明公开了一种抗单粒子翻转可置位和复位的扫描结构D触发器，目的是提高抗单粒子翻转可置位和复位的扫描结构D触发器的抗单粒子翻转能力。它由时钟电路、扫描控制缓冲电路、复位缓冲电路、主锁存器、从锁存器和输出缓冲电路组成；主锁存器由二十个PMOS管和二十个NMOS管组成，从锁存器由十个PMOS管和十个NMOS管组成，主锁存器和从锁存器均进行了双模冗余加固，且主锁存器和从锁存器中C2MOS电路结构均进行了改进，即分离互为冗余的C2MOS电路中的上拉电路和下拉电路。本发明的抗单粒子翻转能力强，适合用于抗单粒子翻转加固集成电路的标准单元库，应用于航空、航天等领域。
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