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公开(公告)号：CN103955447B
公开(公告)日：2017-04-12
申请号：CN201410174795.8
申请日：2014-04-28
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F17/14
Abstract: 本发明公开一种基于DSP芯片的FFT加速器，包括：模式配置模块，接收数据地址、运算规模及运算次数的配置数据；FFT运算控制模块，当运算规模小于能够直接支持的最大运算规模时控制FFT计算模块执行一维FFT运算，当大于能够直接支持的最大运算规模时，控制FFT计算模块执行二维FFT运算；数据访问控制模块，控制以DMA方式从存储器中读取运算数据并将运算结果写回存储器；FFT计算模块，根据FFT运算控制模块输出的控制信号并行执行FFT运算。本发明具有支持运算规模、运算次数和数据格式的多种配置方式、能够实现从小规模到大规模范围内的FFT运算、执行效果高、硬件资源利用率高的优点。
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公开(公告)号：CN105335128A
公开(公告)日：2016-02-17
申请号：CN201510727804.6
申请日：2015-10-29
Applicant: 中国人民解放军国防科学技术大学
CPC classification number: G06F7/57 , G06F9/30014
Abstract: 一种GPDSP中基于三级超前进位加法器的64位定点ALU电路，其包括ALU译码站、站间寄存器、通用寄存器RF和执行站，所述ALU译码站接收派发模块的指令信号，经过译码逻辑向通用寄存器RF发出读信号和读地址，读取原操作数；所述执行站接收到原操作数经过预处理逻辑，发送到IALU的运算核心与译码生成的指令选择信号、控制信号结合进行计算，计算完成后向通用寄存器RF或其他寄存器发出写信号、写地址和写数据；所述执行站把除饱和指令和LZD指令外的所有指令通过由64位三级先行进位加法器实现，并通过控制信号进行区分控制。本发明具有能降低面积开销、减少选择器、降低时序等优点。
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公开(公告)号：CN103955447A
公开(公告)日：2014-07-30
申请号：CN201410174795.8
申请日：2014-04-28
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F17/14
Abstract: 本发明公开一种基于DSP芯片的FFT加速器，包括：模式配置模块，接收数据地址、运算规模及运算次数的配置数据；FFT运算控制模块，当运算规模小于能够直接支持的最大运算规模时控制FFT计算模块执行一维FFT运算，当大于能够直接支持的最大运算规模时，控制FFT计算模块执行二维FFT运算；数据访问控制模块，控制以DMA方式从存储器中读取运算数据并将运算结果写回存储器；FFT计算模块，根据FFT运算控制模块输出的控制信号并行执行FFT运算。本发明具有支持运算规模、运算次数和数据格式的多种配置方式、能够实现从小规模到大规模范围内的FFT运算、执行效果高、硬件资源利用率高的优点。
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公开(公告)号：CN103389967A
公开(公告)日：2013-11-13
申请号：CN201310367449.7
申请日：2013-08-21
Applicant: 中国人民解放军国防科学技术大学
Abstract: 本发明公开了一种基于SRAM的矩阵转置的装置及方法，装置包括地址译码模块、读写总线、对角线读控制模块及n个矩阵转置存储器本体。每个矩阵转置存储器本体为由n行、n列矩阵存储模块连接而成，位于自左上到右下对角线上的为14管SRAM存储模块，对角线以外的为12管SRAM存储模块。14管SRAM存储模块对矩阵中处于对角线上的元素进行访问，12管SRAM存储模块对矩阵中处于对角线以外的元素进行访问；方法则根据输入矩阵的类型及访问模式的不同进行相应的单字、行、列或对角线访问，完成转置。本发明具有实现方法简单、结构简单紧凑、成本低廉、转置速度快、高效、灵活且具功能多样的优点。
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公开(公告)号：CN101986264B
公开(公告)日：2013-07-31
申请号：CN201010559300.5
申请日：2010-11-25
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F9/302
Abstract: 本发明公开了一种用于SIMD向量微处理器的多功能浮点乘加运算装置，它包括挂载于向量处理阵列（5）的每个向量处理单元（51）中的操作数准备单元（1）和浮点快速融合乘加单元（2），操作数准备单元（1）将输入的源操作数处理得到指数、尾数和符号位分离的操作数并输出至浮点快速融合乘加单元（2），浮点快速融合乘加单元（2）用于对所述操作数进行浮点乘加运算获取运算结果并将运算结果写回所述操作数准备单元（1）。本发明支持高效浮点矩阵运算和快速浮点求除法求倒数运算，具有浮点运算性能好、开销小、功能多、编码少、速度快的优点。
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Patent Agency Ranking
公开(公告)号：CN102591756A
公开(公告)日：2012-07-18
申请号：CN201210007957.X
申请日：2012-01-12
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F11/22
Abstract: 本发明公开了一种多接口协议芯片的接口协议兼容性验证方法和系统，该方法包括以下步骤：接入多接口协议芯片并加载多种协议的波形描述信息；操作者设置待验证接口的协议类型信息、协议配置信息和协议向量信息；根据设置从波形描述信息中选择对应协议的波形恢复到待验证接口；捕获待验证接口的响应，将响应的验证结果与预先按照标准接口协议规定描述的预期结果进行比较，进行协议功能符合度评测和协议时序符合度评测。该系统包括处理系统和计算机的硬件系统；处理系统包括：描述表和固件、人机界面和验证信息包生成和解析模块；硬件系统包括验证信息处理模块。本发明能有效节约硬件开销、提高效率。
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公开(公告)号：CN102214146A
公开(公告)日：2011-10-12
申请号：CN201110213360.6
申请日：2011-07-28
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F12/08
CPC classification number: G06F9/383
Abstract: 本发明公开了一种步长自适应的Cache预取方法及其系统，该方法包括：设置预取表，并根据失效地址计算索引值，计算出两个预测地址并与索引值进行比较，若任一个与索引值相同，则认为命中预取表，否则为失效地址分配一个新表项；若命中预取表且预取表中已预取数据时，返回已预取的数据给Cache；再更新预取表；若命中预取表，则判断预取表中的命中项是否满足预取条件如满足，则触发预取操作。该系统包括，预取表、用于转换索引值的地址转换部件、用于计算出两种预测地址的加法器、用于将两种预测地址与索引值进行比较的比较器以及用于判断是否进行预取操作并更新预取表的更新控制逻辑部件。本发明具有可移植性强、预取正确率高等优点。
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公开(公告)号：CN101986264A
公开(公告)日：2011-03-16
申请号：CN201010559300.5
申请日：2010-11-25
Applicant: 中国人民解放军国防科学技术大学
IPC: G06F9/302
Abstract: 本发明公开了一种用于SIMD向量微处理器的多功能浮点乘加运算装置，它包括挂载于向量处理阵列（5）的每个向量处理单元（51）中的操作数准备单元（1）和浮点快速融合乘加单元（2），操作数准备单元（1）将输入的源操作数处理得到指数、尾数和符号位分离的操作数并输出至浮点快速融合乘加单元（2），浮点快速融合乘加单元（2）用于对所述操作数进行浮点乘加运算获取运算结果并将运算结果写回所述操作数准备单元（1）。本发明支持高效浮点矩阵运算和快速浮点求除法求倒数运算，具有浮点运算性能好、开销小、功能多、编码少、速度快的优点。
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公开(公告)号：CN105224505B
公开(公告)日：2018-05-25
申请号：CN201510719158.9
申请日：2015-10-29
Applicant: 中国人民解放军国防科学技术大学
Abstract: 一种基于矩阵转置操作的FFT加速器装置，其包括：FFT加速器控制，用来控制逻辑完成批量1维FFT运算的控制，给总线控制器发送读写控制参数，协调FFT‑PE之间的计算与数据传递；总线控制器，用来根据FFT加速器控制模块的参数，产生读/写DDR存储器或片内SMC存储器的控制信号；FFT计算阵列，包括两个单存储器结构的FFT‑PE，即FFT_PE1和FFT_PE2，用来实现批量1维FFT算法的计算；数据通路和命令通路异步处理单元，用来负责将TeraNet数据主机端口协议转换为内部DMA总线协议，将TeraNet命令从机端口协议转换为内部Pbus总线协议。本发明具有实现简单、效率高、适用面广等优点。
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公开(公告)号：CN103677738A
公开(公告)日：2014-03-26
申请号：CN201310445241.2
申请日：2013-09-26
Applicant: 中国人民解放军国防科学技术大学
Inventor： 雷元武 , 彭元喜 , 陈书明 , 邓子椰 , 万江华 , 刘宗林 , 陈海燕 , 陈胜刚 , 刘胜 , 马胜 , 吴虎成 , 罗恒 , 陈小文 , 孙书为 , 陈际阳 , 田甜 , 彭浩
IPC: G06F7/544
Abstract: 本发明公开一种基于混合模式CORDIC算法的低延时基本超越函数实现方法及装置，方法步骤为：1）输入IEEE-754标准中浮点格式的角度及函数类型，进行格式转换及压缩映射；2）Z数据通路根据映射角度及函数类型进行旋转方向预测；X、Y数据通路采用进位节省加法器将64次迭代分成前32次的8级压缩迭代，每级迭代4次，后32次迭代进行并行计算；3）根据函数特征将CORDIC迭代结果进行格式转换；装置包括预处理模块、混合模式CORDIC计算模块及规格化处理模块。本发明具有实现方法简单、可以在同一硬件平台上同时执行圆周坐标和双曲坐标CORDIC算法、低延时、周期短、速度快、精度高的优点。
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