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公开(公告)号：CN114203821A
公开(公告)日：2022-03-18
申请号：CN202111402859.1
申请日：2021-11-24
Applicant: 北京工业大学
IPC: H01L29/78
Abstract: 本发明提供一种内置异质结二极管的SiC沟槽型MOSFET结构，从下至上依次为漏极金属层、N+漏区、N‑漂移区；电流扩展层CSL位于所述N‑漂移区的上表面；P‑base区位于所述电流扩展层CSL的上表面；P‑plus区，N‑source区均位于所述P‑base区的上表面，并相互并排；P‑shielding区位于所述N‑漂移区的上表面，栅氧位于所述左侧P‑shielding区的上表面，多晶硅源位于所述右侧P‑shielding区的上表面，多晶硅栅位于所述栅氧的上表面；隔离氧位于所述N‑source区、多晶硅栅的上表面；源极金属区位于所述P‑plus区、部分N‑source区以及多晶硅源的上表面。本发明具有开关速度快、功率损耗低、反向恢复特性好的特点。
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公开(公告)号：CN119562563A
公开(公告)日：2025-03-04
申请号：CN202411635421.1
申请日：2024-11-15
Applicant: 北京工业大学
Abstract: 本发明提供一种集成SBD的SiC沟槽型JFET。从下至上依次是漏极金属、N+衬底区、N‑漂移区、JFET沟道区、N+源区；JFET沟道区位于N‑漂移区上表面；P+区位于N‑漂移区的上表面；N+源区位于N沟道区、左侧P+区、右侧P+区的上表面；栅极金属层位于左侧P+区的上表面；源极金属层分为两部分，顶部源极金属层位于N+源区的上表面，右侧源极金属层位于右侧P+区的外表面及SBD通流区的上表面。本发明相电极耦合面积减小，栅漏电容及栅漏电荷减小，开关速度更快，开关损耗更低；当器件工作在第三象限时，本发明引入了肖特基势垒二极管，开启电压大大降低，大大降低了导通损耗，并且SBD导通是单极导电，避免了双极退化效应，具有优秀的反向恢复特性。
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公开(公告)号：CN114050186B
公开(公告)日：2023-09-19
申请号：CN202111167188.5
申请日：2021-10-03
Applicant: 北京工业大学
IPC: H01L29/78 , H01L29/06 , H01L29/16 , H01L29/167 , H01L29/423
Abstract: 本发明提供一种辐照加固的SiC超结MOS结构，从下至上依次为N+漏区，P柱和N柱交替排列，位于N+漏区的上表面；左侧P‑base区、右侧P‑base区、左侧N‑source区、右侧N‑source区位于所述P‑base5的上表面；左中右三个P柱在芯片内部连为一体，并与左侧P‑plus区、右侧P‑plus相连；栅氧位于所述左侧N‑source区部分区域、右侧N‑source区部分区域、左侧P‑base区的预设区部分区域、右侧P‑base区的预设区部分区域、部分N柱的上表面；多晶硅栅，位于栅氧与隔离氧之间，栅氧位于最上端。本发明具有较强的抗辐照能力，同时具有栅漏电容低、开关损耗低、短路能力强的特点。
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公开(公告)号：CN114050186A
公开(公告)日：2022-02-15
申请号：CN202111167188.5
申请日：2021-10-03
Applicant: 北京工业大学
IPC: H01L29/78 , H01L29/06 , H01L29/16 , H01L29/167 , H01L29/423
Abstract: 本发明提供一种辐照加固的SiC超结MOS结构，从下至上依次为N+漏区，P柱和N柱交替排列，位于N+漏区的上表面；左侧P‑base区、右侧P‑base区、左侧N‑source区、右侧N‑source区位于所述P‑base5的上表面；左中右三个P柱在芯片内部连为一体，并与左侧P‑plus区、右侧P‑plus相连；栅氧位于所述左侧N‑source区部分区域、右侧N‑source区部分区域、左侧P‑base区的预设区部分区域、右侧P‑base区的预设区部分区域、部分N柱的上表面；多晶硅栅，位于栅氧与隔离氧之间，栅氧位于最上端。本发明具有较强的抗辐照能力，同时具有栅漏电容低、开关损耗低、短路能力强的特点。
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