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公开(公告)号：CN120018526A
公开(公告)日：2025-05-16
申请号：CN202510185354.6
申请日：2025-02-20
Applicant: 北京工业大学
Abstract: 本发明提供一种具有抗单粒子能力的超结型/半超结型SiC肖特基二极管，自上而下依次包括：阳极肖特基金属、P‑plus区、线性渐变P型柱、N‑漂移区、N+线性渐变缓冲层、N+衬底区和阴极金属。其中超结型结构的线性渐变P型柱贯穿整个漂移区至N+线性渐变缓冲层，而半超结型结构的线性渐变P型柱仅位于N‑漂移区上部。倒梯形P型柱采用线性渐变掺杂，与N+线性渐变缓冲层共同构建了多层次的电场调制机制。线性渐变掺杂与线性渐变缓冲层的引入确保了电场强度的连续过渡，避免了传统突变结构中的局部电场尖峰问题，显著提升了器件的击穿特性和抗单粒子能力。器件结构简单且具有更好的成本优势，适用于航天电源系统等极端辐射环境应用。
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公开(公告)号：CN119947188A
公开(公告)日：2025-05-06
申请号：CN202510065047.4
申请日：2025-01-15
Applicant: 北京工业大学
Abstract: 具有内集成二极管的功率MOS晶体管涉及功率半导体器件技术领域，包括漏极金属、N+漏区、由P柱与N柱交替排列或单一N漂移区构成的耐压层、栅槽及其内的侧壁栅氧层和多晶硅栅、多晶硅栅上表面的隔离氧化层、N+源区、P基区、位于源槽底部和侧壁的两处P+接触区、位于源槽侧壁与槽底交界处的积累型MOS栅槽、源槽侧壁处的肖特基接触、源极金属等。本发明的具有内集成二极管的功率MOS晶体管结构实现了MOSFET中MOS结势垒肖特基二极管的反并联集成，具有内二极管开启电压和正向压降低、开关速度快、功率损耗低、反向恢复特性好的特点，同时不影响MOS晶体管的正向导电。
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公开(公告)号：CN119947140A
公开(公告)日：2025-05-06
申请号：CN202510065050.6
申请日：2025-01-15
Applicant: 北京工业大学
Abstract: MOS结势垒肖特基二极管涉及功率半导体器件技术领域。N型衬底、N型外延层、深P区、槽栅、槽栅氧化层、导电增强区及隔离氧化层设置在阴极金属与阳极金属之间，所述N型衬底下表面与阴极金属接触,上表面与N型外延层的下表面接触，N型外延层的上表面部分与P区接触，导电增强区设置在槽栅氧化层的外表面并与N型外延层接触，部分所述槽栅氧化层、导电增强区、隔离氧化层及部分深P区分别与部分阳极金属接触。本发明的MOS结势垒肖特基二极管结构通过在传统结势垒肖特基(JBS)二极管相邻P区中插入一个槽栅MOS结构，提高了沟道处载流子密度，降低了沟道电阻，反向漏电特性和正向压降都得到了进一步改善。
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公开(公告)号：CN118763103A
公开(公告)日：2024-10-11
申请号：CN202410860418.3
申请日：2024-06-28
Applicant: 北京工业大学
IPC: H01L29/778 , H01L29/06 , H01L21/335
Abstract: 一种提高GaN HEMT器件抗单粒子烧毁能力的结构涉及功率半导体器件及抗辐照加固领域。在衬底上外延生长GaN缓冲层A。缓冲层A厚度为1μm到3μm；在GaN缓冲层A上生长一层AlGaN层，AlGaN层厚度为20nm到200nm，然后继续外延生长GaN缓冲层B，缓冲层B厚度为10nm到20nm，外延生长P‑GaN层，P‑GaN层厚度为20nm到40nm，便形成P‑GaN/GaN/AlGaN的二维空穴气插入层；在二维空穴气插入层上继续外延生长GaN缓冲层C,缓冲层C厚度为100nm到200nm,缓冲层C上依次生长GaN沟道层和AlGaN势垒层；AlGaN势垒层上生长了漏极、栅极和源极。本发明通过对单粒子入射后产生的离化电荷输运和复合进行调制，从而显著提高GaN HEMT的抗单粒子能力。
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公开(公告)号：CN114093947B
公开(公告)日：2023-09-12
申请号：CN202111250922.4
申请日：2021-10-26
Applicant: 北京工业大学
IPC: H01L29/78 , H01L29/788 , H01L29/423
Abstract: 一种基于MOS器件内栅电荷补偿的抗总剂量效应的方法属于抗辐照半导体技术领域。本发明至少包括两种新型MOS器件结构和一种新型电路结构，能够大幅度增强LDMOS器件的抗辐照性能。本发明针对星载LDMOS在总剂量效应作用下产生的阈值漂移甚至是器件失效，提出在LDMOS栅极添加辅助栅极以共同构成复合栅极，再通过旁置的浮栅MOS来引入外部负压源。当总剂量效应使得LDMOS栅氧化层中积累一定量的正电荷后，通过浮栅MOS检测LDMOS阈值漂移程度，且其自身与外部负压源共同向LDMOS辅助栅极引入负电荷来抑制LDMOS的阈值漂移，并在LDMOS阈值回归正常范围后停止该过程，总体上达到将LDMOS阈值控制在合理范围内的效果。本发明可提高集成电路的抗辐照能力。
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Patent Agency Ranking
公开(公告)号：CN114744041A
公开(公告)日：2022-07-12
申请号：CN202210178643.X
申请日：2022-02-25
Applicant: 北京工业大学
IPC: H01L29/78 , H01L29/16 , H01L29/167 , H01L29/423
Abstract: 一种内置多晶硅异质结二极管的SiC沟槽型MOS器件结构涉及功率半导体领域，包括源极金属、漏极金属、衬底、N‑漂移区、P‑shielding区、隔离氧化层、栅氧化层、多晶硅源、多晶硅栅、电流扩展层、P‑base区、N‑source区、P‑plus区。衬底一端与漏极金属接触，另一端与漂移层接触，电流扩展层设置于N‑漂移区上，P‑base区设置于电流扩展层上，N‑source区与P‑plus区并列排列设置于P‑base区上，多个沟槽形成于基区并垂直延伸至漂移层中；沟槽左侧填充多晶硅栅，右侧填充多晶硅源，多晶硅栅的左侧、右侧和底部与栅氧化层接触，多晶硅源左侧与栅氧化层接触，多晶硅源与N‑漂移区接触形成异质结。隔离氧化层分别与源极金属及沟槽和N‑source区接触，沟槽与N‑source区接触。本发明提升了开关速度，改善反向恢复电荷。
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公开(公告)号：CN114203821A
公开(公告)日：2022-03-18
申请号：CN202111402859.1
申请日：2021-11-24
Applicant: 北京工业大学
IPC: H01L29/78
Abstract: 本发明提供一种内置异质结二极管的SiC沟槽型MOSFET结构，从下至上依次为漏极金属层、N+漏区、N‑漂移区；电流扩展层CSL位于所述N‑漂移区的上表面；P‑base区位于所述电流扩展层CSL的上表面；P‑plus区，N‑source区均位于所述P‑base区的上表面，并相互并排；P‑shielding区位于所述N‑漂移区的上表面，栅氧位于所述左侧P‑shielding区的上表面，多晶硅源位于所述右侧P‑shielding区的上表面，多晶硅栅位于所述栅氧的上表面；隔离氧位于所述N‑source区、多晶硅栅的上表面；源极金属区位于所述P‑plus区、部分N‑source区以及多晶硅源的上表面。本发明具有开关速度快、功率损耗低、反向恢复特性好的特点。
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公开(公告)号：CN114093947A
公开(公告)日：2022-02-25
申请号：CN202111250922.4
申请日：2021-10-26
Applicant: 北京工业大学
IPC: H01L29/78 , H01L29/788 , H01L29/423
Abstract: 一种基于MOS器件内栅电荷补偿的抗总剂量效应的方法属于抗辐照半导体技术领域。本发明至少包括两种新型MOS器件结构和一种新型电路结构，能够大幅度增强LDMOS器件的抗辐照性能。本发明针对星载LDMOS在总剂量效应作用下产生的阈值漂移甚至是器件失效，提出在LDMOS栅极添加辅助栅极以共同构成复合栅极，再通过旁置的浮栅MOS来引入外部负压源。当总剂量效应使得LDMOS栅氧化层中积累一定量的正电荷后，通过浮栅MOS检测LDMOS阈值漂移程度，且其自身与外部负压源共同向LDMOS辅助栅极引入负电荷来抑制LDMOS的阈值漂移，并在LDMOS阈值回归正常范围后停止该过程，总体上达到将LDMOS阈值控制在合理范围内的效果。本发明可提高集成电路的抗辐照能力。
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公开(公告)号：CN113224149B
公开(公告)日：2021-12-24
申请号：CN202110509714.5
申请日：2021-05-11
Applicant: 北京工业大学 , 深圳吉华微特电子有限公司
IPC: H01L29/423 , H01L29/739
Abstract: 本发明涉及半导体功率器件技术领域，尤其涉及一种新型的具有内嵌沟道二极管的逆导型IGBT器件，包括发射极金属电极、栅极氧化物、IGBT多晶硅栅及沟道二极管多晶硅栅，所述发射极金属电极包括连接部及两个凸起部，所述连接部呈平板型，两所述凸起部一体成型于连接部的两端且两凸起部位于栅极氧化物的两端，所述栅极氧化物设置在连接部与两个凸起部之间并分别与连接部与两个凸起部连接，所述IGBT多晶硅栅及沟道二极管多晶硅栅设置在栅极氧化物的表面且间隔设置。本发明的新型的具有内嵌沟道二极管的逆导型IGBT器件通过设置沟道二极管多晶硅栅，显著提高了反向恢复特性且降低了栅电荷特性，提升了开关特性同时使得功率损耗大大降低。
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公开(公告)号：CN119562563A
公开(公告)日：2025-03-04
申请号：CN202411635421.1
申请日：2024-11-15
Applicant: 北京工业大学
Abstract: 本发明提供一种集成SBD的SiC沟槽型JFET。从下至上依次是漏极金属、N+衬底区、N‑漂移区、JFET沟道区、N+源区；JFET沟道区位于N‑漂移区上表面；P+区位于N‑漂移区的上表面；N+源区位于N沟道区、左侧P+区、右侧P+区的上表面；栅极金属层位于左侧P+区的上表面；源极金属层分为两部分，顶部源极金属层位于N+源区的上表面，右侧源极金属层位于右侧P+区的外表面及SBD通流区的上表面。本发明相电极耦合面积减小，栅漏电容及栅漏电荷减小，开关速度更快，开关损耗更低；当器件工作在第三象限时，本发明引入了肖特基势垒二极管，开启电压大大降低，大大降低了导通损耗，并且SBD导通是单极导电，避免了双极退化效应，具有优秀的反向恢复特性。
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