一种48Gbsps超高带宽视频编解码处理系统及方法

    公开(公告)号:CN114390237B

    公开(公告)日:2024-10-01

    申请号:CN202111589112.1

    申请日:2021-12-23

    Abstract: 本发明公开48Gbsps超高带宽视频编解码处理系统,包括依次连接输入接口模块、第一处理模块、FPGA主处理模块、第二处理模块和输出接口模块,以及数据存储模块和电源模块;输入接口模块接收超高带宽视频信号;第一处理模块将接收的超高带宽视频信号解码后输到FPGA主处理模块;FPGA主处理模块对超高带宽视频信号输入输出以及超高带宽视频信号转换控制;第二处理模块将接收到的超高带宽视频信号编码后输到输出接口模块后输出;数据存储模块缓存视频流数据和FPGA上电后程序;电源模块实现系统供电。本发明实现48Gbps,单通道吞吐量达到12Gbps,传输速率每帧达到819.2MB/S的超高带宽数据的传输和处理。

    一种基于深度学习的芯片检测系统及方法

    公开(公告)号:CN116523853A

    公开(公告)日:2023-08-01

    申请号:CN202310409211.X

    申请日:2023-04-17

    Abstract: 本发明公开了一种基于深度学习的芯片检测系统,包括主控模块、检测模块、网络通信模块,所述主控模块用于对检测数据的处理和模型的生成,检测模块用于检测芯片当前的状态,网络通信模块用于与云端之间的交互;其中,主控模块收集检测模型的图像信息并对这些图像信息进行特征分割,对于新的特征信息导入自身数据库用于模型的训练。本发明还公开了一种基于深度学习的芯片检测方法,包括建立模型,通过主控模块在智能计算单元中运行智能识别算法,判断是否有存在故障并作出判断结果。本发明对检测过程中的芯片的进行数据收集,生成训练集,通过深度网络神经算法进行监督学习,从而导出检测对比的训练模型,进一步提高了检测的准确度。

    一种48Gbsps超高带宽视频编解码处理系统及方法

    公开(公告)号:CN114390237A

    公开(公告)日:2022-04-22

    申请号:CN202111589112.1

    申请日:2021-12-23

    Abstract: 本发明公开48Gbsps超高带宽视频编解码处理系统,包括依次连接输入接口模块、第一处理模块、FPGA主处理模块、第二处理模块和输出接口模块,以及数据存储模块和电源模块;输入接口模块接收超高带宽视频信号;第一处理模块将接收的超高带宽视频信号解码后输到FPGA主处理模块;FPGA主处理模块对超高带宽视频信号输入输出以及超高带宽视频信号转换控制;第二处理模块将接收到的超高带宽视频信号编码后输到输出接口模块后输出;数据存储模块缓存视频流数据和FPGA上电后程序;电源模块实现系统供电。本发明实现48Gbps,单通道吞吐量达到12Gbps,传输速率每帧达到819.2MB/S的超高带宽数据的传输和处理。

    一种高性能硬件加速和算法验证系统及方法

    公开(公告)号:CN113961505A

    公开(公告)日:2022-01-21

    申请号:CN202111196413.8

    申请日:2021-10-14

    Abstract: 本发明公开一种高性能硬件加速和算法验证系统,包括处理器模块、存储模块、高速通信接口模块、外设接口模块、时钟模块、电源管理模块和调试与下载模块;所述存储模块、高速通信接口模块、外设接口模块、时钟模块、系统电源模块、调试与下载模块均与处理器模块连接;处理器模块包括主处理器和协处理器,主处理器实现硬件加速功能并对算法验证,协处理器协助主处理器工作;主处理器为FPGA,协处理器为带有ARM硬核的芯片,主处理器通过LVDS差分信号线和单端MIO与协处理器连接。本发明还公开一种高性能硬件加速和算法验证方法。本发明有效提升了算法验证系统45%左右的运算性能,信号传输的质量,并降低约20%系统的功耗。

    一种高性能硬件加速和算法验证系统及方法

    公开(公告)号:CN113961505B

    公开(公告)日:2024-09-13

    申请号:CN202111196413.8

    申请日:2021-10-14

    Abstract: 本发明公开一种高性能硬件加速和算法验证系统,包括处理器模块、存储模块、高速通信接口模块、外设接口模块、时钟模块、电源管理模块和调试与下载模块;所述存储模块、高速通信接口模块、外设接口模块、时钟模块、系统电源模块、调试与下载模块均与处理器模块连接;处理器模块包括主处理器和协处理器,主处理器实现硬件加速功能并对算法验证,协处理器协助主处理器工作;主处理器为FPGA,协处理器为带有ARM硬核的芯片,主处理器通过LVDS差分信号线和单端MIO与协处理器连接。本发明还公开一种高性能硬件加速和算法验证方法。本发明有效提升了算法验证系统45%左右的运算性能,信号传输的质量,并降低约20%系统的功耗。

    一种空间光调制器驱动装置及驱动方法

    公开(公告)号:CN119296492B

    公开(公告)日:2025-03-28

    申请号:CN202411844530.4

    申请日:2024-12-16

    Abstract: 本发明公开了一种空间光调制器驱动装置及驱动方法,包括主控制单元、信号转换单元、电平转换单元、信号调制单元、信号驱动单元、供电单元以及LCoS空间光调制单元;主控制单元,用于对信号转换单元输出的信号进行转换和调节;主控制单元输出第一数字信号、第二数字信号和第一控制信号;信号转换单元用于信号调制单元的参考输入;信号转换单元接收第一数字信号和第二数字信号,并产生第一像素电平信号和第一黑场电平信号;电平转换单元用于控制调制单元输出的LCoS的驱动信号;相比现有技术,本发明可以根据空间光调制单元的驱动要求,动态配置驱动信号的驱动电平,驱动方式更加灵活,可以适应不同类型的LCoS产品,兼容性强。

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