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公开(公告)号：CN106252231A
公开(公告)日：2016-12-21
申请号：CN201610004626.9
申请日：2016-01-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
Abstract: 制造半导体FinFET的方法包括在衬底上方形成鳍结构。鳍结构包括部分从隔离绝缘层暴露的上层。在部分鳍结构上方形成伪栅极结构。伪栅极结构包括伪栅电极层和伪栅极介电层。形成源极和漏极。去除伪栅电极以使由伪栅极介电层覆盖的上层暴露。去除鳍结构的上层以产生由伪栅极介电层形成的凹槽。部分上层保留在凹槽的底部处。在凹槽中形成沟道层。去除伪栅极介电层。在沟道层上方形成栅极结构。本发明的实施例还涉及包括鳍结构的半导体器件及其制造方法。
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公开(公告)号：CN106252231B
公开(公告)日：2020-04-17
申请号：CN201610004626.9
申请日：2016-01-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/336
Abstract: 制造半导体FinFET的方法包括在衬底上方形成鳍结构。鳍结构包括部分从隔离绝缘层暴露的上层。在部分鳍结构上方形成伪栅极结构。伪栅极结构包括伪栅电极层和伪栅极介电层。形成源极和漏极。去除伪栅电极以使由伪栅极介电层覆盖的上层暴露。去除鳍结构的上层以产生由伪栅极介电层形成的凹槽。部分上层保留在凹槽的底部处。在凹槽中形成沟道层。去除伪栅极介电层。在沟道层上方形成栅极结构。本发明的实施例还涉及包括鳍结构的半导体器件及其制造方法。
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公开(公告)号：CN108807270B
公开(公告)日：2021-03-30
申请号：CN201711339166.6
申请日：2017-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336 , H01L27/088
Abstract: 方法包括形成在隔离区域之上延伸的鳍。在鳍上方形成具有第一侧壁和与第一侧壁相对的第二侧壁的牺牲栅极堆叠件。在牺牲栅极堆叠件的第一侧壁上形成第一间隔件。在牺牲栅极堆叠件的第二侧壁上形成第二间隔件。在牺牲栅极堆叠件、第一间隔件和第二间隔件上方形成其中具有开口的图案化掩模层。图案化掩模层沿着第一间隔件的顶面和侧壁延伸。第二间隔件通过图案化掩模层中的开口暴露。使用图案化掩模层、牺牲栅极堆叠件、第一间隔件和第二间隔件作为组合掩模来图案化鳍以在鳍中形成凹槽。在凹槽中外延生长源极/漏极区域。本发明的实施例还涉及FinFET器件及其形成方法。
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公开(公告)号：CN107093630B
公开(公告)日：2020-02-07
申请号：CN201610677738.0
申请日：2016-08-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/417
Abstract: 本公开提供一种半导体装置及其制造方法，半导体装置的制造方法中，形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构于一基底上方。形成一隔离绝缘层于基底上方，使第一鳍结构的上部突出于隔离绝缘层。形成一栅极结构于一部分的第一鳍结构的上部上方。形成一第一外延源极/漏极(S/D)结构于未覆盖栅极结构的第一鳍结构上方。形成一外延盖层于第一外延源极/漏极结构上方。第一外延源极/漏极结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
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Patent Agency Ranking
公开(公告)号：CN110610989B
公开(公告)日：2024-10-29
申请号：CN201811183706.0
申请日：2018-10-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/49
Abstract: 一种半导体结构形成方法及半导体结构，半导体结构形成方法包含：提供一半导体层；于半导体层上方形成介面层；于介面层上方沉积高介电常数介电层；于高介电常数介电层上方形成虚设栅电极；图案化虚设栅电极、高介电常数介电层以及介面层，使得介面层的宽度大于高介电常数介电层的宽度；沿着虚设栅电极、高介电常数介电层以及介面层的侧壁形成间隔物；形成多个源极/漏极特征；以金属栅电极取代虚设栅电极以形成高介电常数金属栅极结构；于沉积高介电常数介电层之后以及形成虚设栅电极之前，于高介电常数介电层上方沉积覆盖层；于氮气环境中对覆盖层执行尖波退火过程；以及于取代虚设栅电极之前移除覆盖层。
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公开(公告)号：CN108807270A
公开(公告)日：2018-11-13
申请号：CN201711339166.6
申请日：2017-12-14
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L21/8234 , H01L21/336 , H01L27/088
CPC classification number: H01L29/66545 , H01L21/2815 , H01L21/823431 , H01L21/823437 , H01L21/823481 , H01L27/0886 , H01L29/0649 , H01L29/41791 , H01L29/6653 , H01L29/6656 , H01L29/66795 , H01L29/6681 , H01L29/785
Abstract: 方法包括形成在隔离区域之上延伸的鳍。在鳍上方形成具有第一侧壁和与第一侧壁相对的第二侧壁的牺牲栅极堆叠件。在牺牲栅极堆叠件的第一侧壁上形成第一间隔件。在牺牲栅极堆叠件的第二侧壁上形成第二间隔件。在牺牲栅极堆叠件、第一间隔件和第二间隔件上方形成其中具有开口的图案化掩模层。图案化掩模层沿着第一间隔件的顶面和侧壁延伸。第二间隔件通过图案化掩模层中的开口暴露。使用图案化掩模层、牺牲栅极堆叠件、第一间隔件和第二间隔件作为组合掩模来图案化鳍以在鳍中形成凹槽。在凹槽中外延生长源极/漏极区域。本发明的实施例还涉及FinFET器件及其形成方法。
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公开(公告)号：CN119947226A
公开(公告)日：2025-05-06
申请号：CN202510043571.1
申请日：2025-01-10
Applicant: 台湾积体电路制造股份有限公司
Abstract: 提供了半导体器件及其形成方法。在实施例中，示例性方法包括：在衬底上方形成包括与多个牺牲层交错的多个沟道层的鳍形有源区域；去除鳍形有源区域的源极/漏极区域以形成源极/漏极开口；在源极/漏极开口中形成源极/漏极部件；选择性去除多个牺牲层以形成多个栅极开口；以及在多个栅极开口中形成栅极结构，其中，栅极结构包括形成在多个栅极开口的第一栅极开口中的第一部分和形成在多个栅极开口的第二栅极开口中的第二部分，第一部分的栅极长度与第二部分的栅极长度不同。
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公开(公告)号：CN110610989A
公开(公告)日：2019-12-24
申请号：CN201811183706.0
申请日：2018-10-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L29/49
Abstract: 一种半导体结构形成方法包含：提供一半导体层；于半导体层上方形成介面层；于介面层上方沉积高介电常数介电层；于高介电常数介电层上方形成虚设栅电极；图案化虚设栅电极、高介电常数介电层以及介面层，使得虚设栅电极的宽度小于高介电常数介电层的宽度；沿着虚设栅电极、高介电常数介电层以及介面层的侧壁形成间隔物；形成多个源极/漏极特征；以及以金属栅电极取代虚设栅电极以形成高介电常数金属栅极结构。
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公开(公告)号：CN107093630A
公开(公告)日：2017-08-25
申请号：CN201610677738.0
申请日：2016-08-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/78 , H01L21/336 , H01L29/417
Abstract: 本公开提供一种半导体装置及其制造方法，半导体装置的制造方法中，形成用于N型通道鳍式场效晶体管(FinFET)的一第一鳍结构于一基底上方。形成一隔离绝缘层于基底上方，使第一鳍结构的上部突出于隔离绝缘层。形成一栅极结构于一部分的第一鳍结构的上部上方。形成一第一外延源极/漏极(S/D)结构于未覆盖栅极结构的第一鳍结构上方。形成一外延盖层于第一外延源极/漏极结构上方。第一外延源极/漏极结构包括SiP，而外延盖层包括SiC，且其碳浓度在0.5至5原子百分比的范围。
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