公开(公告)号：CN100562984C

公开(公告)日：2009-11-25

申请号：CN200710097047.4

申请日：2007-04-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林志翰 ,  陈建全 ,  赖高廷 ,  胡弘龙

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  H01L2221/1026

Abstract: 本发明提供一种半导体装置、镶嵌结构及互连线结构的形成方法，其中该半导体装置的形成方法，包括：提供半导体基底，该半导体基底上具有图案化保护层；在该图案化保护层上形成介电层；在该介电层上形成图案化掩模层；以该图案化掩模层为遮罩而蚀刻部分介电层，大约蚀刻至该保护层的顶部，以形成沟槽；去除该图案化保护层以形成介层洞开口；在该沟槽及该介层洞开口中形成导电层，以形成双镶嵌结构。应用本发明可以获得较低的制造成本，并且本发明的镶嵌结构具有良好的电阻电容均匀性及低介电常数值。

公开(公告)号：CN110931482A

公开(公告)日：2020-03-27

申请号：CN201910870896.1

申请日：2019-09-16

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许峻豪 ,  柯宇骏 ,  梁育彰 ,  赖高廷

IPC: H01L27/088 ,  H01L27/092 ,  H01L21/8234 ,  H01L21/8238

Abstract: 半导体结构包括多个半导体鳍状物，凸出基板；多个介电鳍状物，凸出基板且位于半导体鳍状物之间；以及栅极堆叠，位于半导体鳍状物与介电鳍状物上。介电鳍状物包括第一介电材料层、位于第一介电材料层上的第二介电材料层、以及位于第二介电材料层上的第三介电材料层，其中第一介电材料层与第二介电材料层的组成不同，且第一介电材料层与第三介电材料层的组成相同。

公开(公告)号：CN101188209A

公开(公告)日：2008-05-28

申请号：CN200710097047.4

申请日：2007-04-12

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林志翰 ,  陈建全 ,  赖高廷 ,  胡弘龙

IPC: H01L21/768

CPC classification number: H01L21/76808 ,  H01L2221/1026

Abstract: 本发明提供一种半导体装置、镶嵌结构及互连线结构的形成方法，其中该半导体装置的形成方法，包括：提供半导体基底，该半导体基底上具有图案化保护层；在该图案化保护层上形成介电层；在该介电层上形成图案化掩模层；以该图案化掩模层为遮罩而蚀刻部分介电层，大约蚀刻至该保护层的顶部，以形成沟槽；去除该图案化保护层以形成介层洞开口；在该沟槽及该介层洞开口中形成导电层，以形成双镶嵌结构。应用本发明可以获得较低的制造成本，并且本发明的镶嵌结构具有良好的电阻电容均匀性及低介电常数值。

公开(公告)号：CN119947226A

公开(公告)日：2025-05-06

申请号：CN202510043571.1

申请日：2025-01-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈品均 ,  卢仁祥 ,  梁家铭 ,  赖高廷 ,  廖忠志

IPC: H10D84/03 ,  H10D84/85 ,  B82Y10/00 ,  B82Y40/00

Abstract: 提供了半导体器件及其形成方法。在实施例中，示例性方法包括：在衬底上方形成包括与多个牺牲层交错的多个沟道层的鳍形有源区域；去除鳍形有源区域的源极/漏极区域以形成源极/漏极开口；在源极/漏极开口中形成源极/漏极部件；选择性去除多个牺牲层以形成多个栅极开口；以及在多个栅极开口中形成栅极结构，其中，栅极结构包括形成在多个栅极开口的第一栅极开口中的第一部分和形成在多个栅极开口的第二栅极开口中的第二部分，第一部分的栅极长度与第二部分的栅极长度不同。

公开(公告)号：CN103515422B

公开(公告)日：2016-05-04

申请号：CN201210326652.5

申请日：2012-09-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈俊良 ,  蔡国强 ,  李后儒 ,  梁春升 ,  赖高廷 ,  丁国强 ,  吴集锡

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L29/66818 ,  H01L29/7853 ,  H01L29/7854

Abstract: 一种集成电路器件，包括：至少被部分地嵌入浅沟槽隔离(STI)区并在源极和漏极之间延伸的鳍。该鳍由第一半导体材料形成，并且具有位于第一端部和第二端部之间的修整部分。由第二半导体材料形成的保护层，被设置在该鳍的修整部分的上方，以形成高迁移沟道。栅电极结构在该高迁移沟道上方以及第一端部和第二端部之间形成。本发明提供具有高迁移率和应变沟道的FinFET。

公开(公告)号：CN103515422A

公开(公告)日：2014-01-15

申请号：CN201210326652.5

申请日：2012-09-05

Applicant: 台湾积体电路制造股份有限公司

Inventor： 沈俊良 ,  蔡国强 ,  李后儒 ,  梁春升 ,  赖高廷 ,  丁国强 ,  吴集锡

IPC: H01L29/423 ,  H01L29/10 ,  H01L29/78 ,  H01L21/28 ,  H01L21/336

CPC classification number: H01L29/1054 ,  H01L29/66818 ,  H01L29/7853 ,  H01L29/7854

Abstract: 一种集成电路器件，包括：至少被部分地嵌入浅沟槽隔离(STI)区并在源极和漏极之间延伸的鳍。该鳍由第一半导体材料形成，并且具有位于第一端部和第二端部之间的修整部分。由第二半导体材料形成的保护层，被设置在该鳍的修整部分的上方，以形成高迁移沟道。栅电极结构在该高迁移沟道上方以及第一端部和第二端部之间形成。本发明提供具有高迁移率和应变沟道的FinFET。