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公开(公告)号：CN113178442B
公开(公告)日：2024-12-24
申请号：CN202110336488.5
申请日：2021-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L21/8249
Abstract: 骤回静电放电(ESD)保护电路包括：衬底中的第一阱、晶体管的漏极区、晶体管的源极区、晶体管的栅极区以及嵌入在第一阱中的第二阱。第一阱具有第一掺杂剂类型。漏极区在第一阱中，并且具有不同于第一掺杂剂类型的第二掺杂剂类型。源极区在第一阱中，具有第二掺杂剂类型，并且在第一方向上与漏极区分开。栅极区在第一阱和衬底上方。第二阱嵌入在第一阱中，并且与漏极区的部分相邻。第二阱具有第二掺杂剂类型。本发明的实施例还涉及ESD保护电路及其制造制造骤回ESD保护电路的方法。
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公开(公告)号：CN118367525A
公开(公告)日：2024-07-19
申请号：CN202410241162.8
申请日：2024-03-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H02H9/04
Abstract: 本揭露提供用于自偏压式静电放电(electro‑static discharge，ESD)电源箝位器的系统及方法。ESD电源箝位器包括耦合至正供应电压节点及接地电压节点的ESD侦测电路。所述ESD侦测电路包括第一节点，第一节点在待机模式期间具有第一电压位准且在ESD模式期间具有第二电压位准。ESD电源箝位器更包括耦合至ESD侦测电路的放电电路，放电电路包括多个放电组件及在待机模式期间具有第三电压位准的自偏压式节点。第三电压位准在放电组件中的至少一者两端提供较第一电压位准小的电压降。放电电路在待机模式期间提供高阻抗路径且在ESD模式期间提供低阻抗路径。
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公开(公告)号：CN118315441A
公开(公告)日：2024-07-09
申请号：CN202410272414.3
申请日：2024-03-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/861 , H01L29/06 , H01L21/329 , H01L27/02
Abstract: 本申请的实施例提供了半导体二极管结构、静电放电保护电路及其形成方法。二极管结构包括硅剩余层、设置在硅剩余层上的第一p型掺杂区和设置在硅剩余层上的第一n型掺杂区。第一沟道区设置在硅剩余层上并且在第一p型掺杂区和第一n型掺杂区之间，其中第一沟道区、第一p型掺杂区以及第一n型掺杂区沿第一方向设置。
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公开(公告)号：CN114709208A
公开(公告)日：2022-07-05
申请号：CN202210213039.6
申请日：2022-03-04
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/118
Abstract: 本文公开一种静电放电(ESD)保护装置及制作所述ESD保护装置的方法。在一些实施例中，ESD保护装置包括：内部电路，在第一晶圆中形成；静电放电(ESD)电路的阵列，在第二晶圆中形成，其中ESD电路包括多个ESD保护器件，所述多个ESD保护器件各自耦合到对应的开关且被配置成保护内部电路不受暂态ESD事件影响；以及开关控制器，位于第二晶圆中，其中开关控制器被配置成基于来自第一晶圆的控制信号控制所述多个ESD保护器件中的每一者被对应的开关激活或去激活，且其中第一晶圆与第二晶圆结合。
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公开(公告)号：CN110797337B
公开(公告)日：2022-05-13
申请号：CN201910538011.8
申请日：2019-06-20
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , G06F30/392
Abstract: 集成电路设计方法包括：接收集成电路设计，和确定用于所述集成电路设计的平面布置图。所述平面布置图包括多个功能单元和多个分接头单元的布置。确定所述平面布置图中的潜在闩锁位置；以及基于确定的潜在闩锁位置修改所述多个功能单元或所述多个分接头单元中的至少一个的配置。本发明的实施例还提供了分接头单元、集成电路、集成电路设计系统。
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Patent Agency Ranking
公开(公告)号：CN107818975B
公开(公告)日：2021-01-22
申请号：CN201710536427.7
申请日：2017-07-04
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种集成电路器件，包括：生长在衬底上的至少两个外延生长的有源区，有源区放置第一栅极器件和第二栅极器件之间。集成电路器件包括位于两个外延生长的有源区之间且位于在第一栅极器件和第二栅极器件之间的至少一个伪栅极，其中每个有源区在长度上是基本均匀的。在具有第一导电类型的第一阱上方形成第一栅极器件和第二器件，并且在具有第二导电类型的第二阱上方形成伪栅极。本发明的实施例还提供了一种用于形成静电放电(ESD)器件的方法。
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公开(公告)号：CN104637993B
公开(公告)日：2018-04-20
申请号：CN201410032858.6
申请日：2014-01-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/423 , H01L21/28
CPC classification number: H01L27/0251 , H01L21/26513 , H01L21/823437 , H01L21/823493 , H01L21/823828 , H01L21/823871 , H01L21/823892 , H01L27/0207 , H01L27/088 , H01L27/0928 , H01L29/66477
Abstract: 半导体布置包括阱区和设置在阱区内的第一区域。第一区域包括第一导电类型。半导体布置包括在第一区域的第一侧上设置在阱区之上的第一栅极。第一栅极包括背离阱区的第一顶面。第一顶面具有第一顶面积。半导体布置包括设置在第一栅极之上的第一栅极接触件。第一栅极接触件包括朝向阱区的第一底面。第一底面具有第一底面积。第一底面积覆盖第一顶面积的至少约三分之二。本发明还提供了促进提高热传导性的半导体布置。
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公开(公告)号：CN106560923A
公开(公告)日：2017-04-12
申请号：CN201610751709.4
申请日：2016-08-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02
CPC classification number: H01L27/0262 , H01L27/0207 , H01L27/0255 , H01L29/0692 , H01L29/1095 , H01L29/861 , H01L27/0248
Abstract: 静电放电(ESD)保护电路包括形成具有多行和多列的阵列的多组p型重掺杂半导体带(p+带)和多组n型重掺杂半导体带(n+带)。在多行和多列的每一个中，多组p+带和多组n+带被分配为交替布局。ESD保护电路还包括多个栅极堆叠件，每一个栅极堆叠件都包括与多组p+带中的一组的边缘对准的第一边缘、和与多组n+带中的一组的边缘对准的第二边缘。本发明还提供了具有棋盘式布局的SCR。
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公开(公告)号：CN105679755A
公开(公告)日：2016-06-15
申请号：CN201410655989.X
申请日：2014-11-17
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L21/761
CPC classification number: H01L29/0619 , H01L21/26513 , H01L21/76 , H01L21/761 , H01L21/823431 , H01L21/823481 , H01L27/0207 , H01L27/0251 , H01L27/0886 , H01L29/0646 , H01L29/66795 , H01L29/785
Abstract: 本发明提供了电路器件。电路器件包括核心电路。该电路器件还包括具有第一掺杂剂类型的第一组保护环，第一组保护环围绕在核心电路的外围，第一组保护环包括第一保护环和第二保护环。该电路器件还包括具有第二掺杂剂类型的第二组保护环，第二掺杂剂类型与第一掺杂剂类型相反，其中，第二组保护环的至少一个保护环围绕在第一组保护环的至少一个保护环的外围，并且第二组保护环包括第三保护环和第四保护环。
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公开(公告)号：CN104051249A
公开(公告)日：2014-09-17
申请号：CN201310593960.9
申请日：2013-11-21
Applicant: 台湾积体电路制造股份有限公司
CPC classification number: H01L21/823431 , H01L21/28123 , H01L21/823437 , H01L27/0207 , H01L27/0266 , H01L27/0886
Abstract: 本发明公开了一种集成电路器件，包括生长在衬底上的至少两个外延生长有源区，有源区置于两个栅极器件之间。该器件还包括位于两个外延生长有源区之间的至少一个伪栅极。每个有源区的长度都大致相同。本发明还公开了改善的栅极间的外延生长。
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