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公开(公告)号：CN113541115B
公开(公告)日：2025-01-14
申请号：CN202110782369.2
申请日：2018-09-28
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供一种静电放电电路包括：NMOS晶体管的串接，包括可操作地串接到第二NMOS晶体管的第一NMOS晶体管；第一单栅氧化层静电放电控制电路，耦合到第一NMOS晶体管并配置成在静电放电事件期间导通第一NMOS晶体管，第一单栅氧化层控制电路耦合到第一NMOS晶体管在第一电压处的总线和第二电压的第一节点；第二单栅氧化层静电放电控制电路，其可操作地耦合到第二NMOS晶体管并且被配置为在静电放电事件期间导通第二NMOS晶体管并且在正常操作期间关断第二NMOS；和分压电路，可操作地连接到第一电压的第一总线和接地电压的第二总线。
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公开(公告)号：CN113809069A
公开(公告)日：2021-12-17
申请号：CN202110334753.6
申请日：2021-03-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/06
Abstract: 本公开提供半导体装置的一些实施例。本公开依据一些实施例提供的半导体装置包含细长的半导体构件，细长的半导体构件沿着第一方向纵向延伸并且被隔离特征环绕。半导体装置还包含第一源极/漏极特征以及第二源极/漏极特征，前述特征位于细长半导体构件的顶部表面上方、垂直堆叠的通道构件，前述通道构件各沿着第一方向纵向延伸在第一源极/漏极特征以及第二源极/漏极特征之间、环绕在该垂直通道构件的栅极结构、设置在细长的半导体构件的底部表面之下的外延层、位于该细长半导体构件的硅化物层、以及设置在硅化物层上的导电层。
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公开(公告)号：CN103972227B
公开(公告)日：2016-09-14
申请号：CN201310456049.3
申请日：2013-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L21/822 , H01L21/02
CPC classification number: H01L27/0288 , H01L21/823437 , H01L21/823475 , H01L27/0207 , H01L27/0248 , H01L27/0629 , H01L27/11807 , H01L28/20 , H01L28/24
Abstract: 本发明提供了一种集成电路，包括：半导体器件层，包括在相邻栅电极线之间具有固定栅电极间距的标准单元结构；以及电阻器，由标准单元结构的固定栅电极间距之间的金属形成。在一个实施例中，集成电路可以是具有由金属形成的电阻器的跨域标准单元的器件充电模式（CMD）静电放电（ESD）保护电路。一种制造集成电路的方法包括：形成以栅电极间距间隔开的多个栅电极线以形成核心标准单元器件；至少施加在栅电极间距内的第一金属层以形成电阻器的一部分；以及至少施加与第一金属层连接的第二金属层以形成电阻器的另一部分。本发明还提供了在标准单元结构中形成具有金属化电阻器的集成电路的方法及装置。
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公开(公告)号：CN104050311A
公开(公告)日：2014-09-17
申请号：CN201410083387.1
申请日：2014-03-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路包括：被配置成具有第一电势的器件的第一导电结构；被配置成具有不同于第一电势的第二电势的器件的第二导电结构；以及设置在第一导电结构和第二导电结构之间的且将第一导电结构和第二导电结构间隔开的维和结构。维和结构与第一导电结构和第二导电结构中的至少一个间隔开在用于形成集成电路的自对准双图案化（“SADP”）工艺的导线之间的固定间隔距离。本发明还提供了用于自对准双图案化的任意金属间隔的系统和方法。
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公开(公告)号：CN102447249A
公开(公告)日：2012-05-09
申请号：CN201110302902.7
申请日：2011-09-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H02H9/00
CPC classification number: H02H9/046
Abstract: ESD钳包括第一电源节点；与所述第一电源节点连接且被设置成检测ESD事件的ESD检测电路；与所述第一电源节点连接且被设置为输出第二电源电压给第二电源节点的偏置电路。第二电源电压比所述第一电源节点上的第一电源电压低。将ESD检测电路设置为激活偏置电路以改变响应ESD事件的工作状态。所述ESD钳还包括与所述第二电源节点连接的LVESD钳，其中所述LV ESD钳包括具有比所述第一电源电压低的最大耐电压的LV器件。
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Patent Agency Ranking
公开(公告)号：CN1783719B
公开(公告)日：2010-05-05
申请号：CN200510119555.9
申请日：2005-11-18
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/003 , H03K19/007 , H03K19/0185
CPC classification number: H03K19/00315 , H03K19/00384
Abstract: 本发明提供一种高电压缓冲器模组以及电压侦测电路，所述高电压缓冲器模组，适用于输入/输出缓冲器电路。输入/输出缓冲器电路耦接在高电压电路及低电压电路之间。高电压缓冲器模组操作于第一供应电压及互补于第一供应电压的第二供应电压之间。高电压缓冲器模组，包括，上拉模组以及电压侦测电路。上拉模组耦接于第一供应电压及输出节点之间，根据输入信号输出第一供应电压至输出节点。电压侦测电路用以从预设集合的电压位准中，选择至少一偏压于上拉模组，电压侦测电路是根据第一供应电压的降幅而选择偏压。本可使得单一栅极氧化层输出缓冲电路在任何操作电压下皆保持可操作的状态，以消除高压缓冲输出模组在低电压操作时所发生的失效状况。
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公开(公告)号：CN1825767A
公开(公告)日：2006-08-30
申请号：CN200610007894.2
申请日：2006-02-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H03K19/0185
CPC classification number: H03K19/0016 , H03K19/0013 , H03K19/09429
Abstract: 本发明提供一种双电压三态缓冲器电路，包括三态逻辑控制单元、电平移位器、以及后置驱动器电路。三态逻辑控制单元操作在低供应电压。电平移位器接收来自三态逻辑控制单元的一或多个输入信号，且与输出控制电路一起操作，用以控制电平移位器的两差动输出端。后置驱动器电路具有串联的PMOS晶体管及NMOS晶体管，且由电平移位器的两该差动输出端所驱动。其中，电平移位器、输出控制电路、以及后置驱动器电路操作在高供应电压。当三态逻辑控制单元产生多个输入信号以使后置驱动器电路处于高阻抗状态时，输出控制电路与电平移位器一起操作来关闭PMOS及NMOS晶体管，以使电平移位器隔离于高供应电压。
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公开(公告)号：CN114420689A
公开(公告)日：2022-04-29
申请号：CN202210031708.8
申请日：2022-01-12
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种静电放电(ESD)保护器件和其制造方法。在一些实施例中，ESD保护器件包括：内部电路，在器件晶片中图案化且电耦合于第一节点与第二节点之间；静电放电(ESD)电路阵列，在载体晶片中图案化，其中ESD电路电耦合于第一节点与第二节点之间且配置成保护内部电路免于瞬态ESD事件，且其中器件晶片接合到载体晶片。
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公开(公告)号：CN113809073A
公开(公告)日：2021-12-17
申请号：CN202010898013.0
申请日：2020-08-31
Applicant: 台湾积体电路制造股份有限公司 , 台积电(南京)有限公司 , 台积电(中国)有限公司
IPC: H01L27/088 , H01L21/8234
Abstract: 本公开涉及具有有源区域凹凸部的集成电路。一种IC结构包括第一和第二晶体管、隔离区域和第一栅极延伸部。第一晶体管包括第一栅极以及分别位于第一栅极的相对侧的第一源极/漏极区域。第二晶体管包括第二栅极以及分别位于第二栅极的相对侧的第二源极/漏极区域。隔离区域横向位于第一和第二晶体管之间。第一个第一源极/漏极区域具有从隔离区域的第一边界突出的第一源极/漏极延伸部，并且第一个第二源极/漏极区域具有从隔离区域的第二边界突出的第二源极/漏极延伸部。第一栅极延伸部从第一栅极延伸到与隔离区域交叠的位置。
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公开(公告)号：CN113471189A
公开(公告)日：2021-10-01
申请号：CN202110126917.6
申请日：2021-01-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/02 , H01L27/092
Abstract: 一种集成电路元件包括在第一方向及与第一方向横向的第二方向上间隔布置的多个TAP单元。多个TAP单元包括至少一个第一TAP单元。第一TAP单元包括在第二方向上连续布置的两个第一端部区及第一中间区。第一中间区包括植入在第一类型的第一阱区中的第一类型的第一掺杂剂。将第一端部区布置在第二方向上的第一中间区的相对侧上。第一端部区中的每一者包括植入在第一阱区中的第二类型的第二掺杂剂，此第二类型不同于第一类型。
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