公开(公告)号：CN102130059B

公开(公告)日：2013-08-21

申请号：CN201010183412.5

申请日：2010-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡俊雄 ,  苏建彰 ,  李宗鸿 ,  林大文 ,  黄文社

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/265

CPC classification number: H01L29/7848 ,  H01L21/26513 ,  H01L21/823821 ,  H01L29/66795 ,  H01L29/66803

Abstract: 本发明一实施例提供一种集成电路的形成方法，该方法包括：提供半导体晶片；形成鳍式场效应晶体管，包括：使用热注入对半导体晶片进行注入以于鳍式场效应晶体管中形成注入区。本发明可显著地减少双晶晶界缺陷。

公开(公告)号：CN102157555B

公开(公告)日：2013-01-09

申请号：CN201010206805.3

申请日：2010-06-17

Applicant: 台湾积体电路制造股份有限公司

Inventor： 林宪信 ,  郭紫微 ,  苏建彰

IPC: H01L29/78 ,  H01L29/04 ,  H01L29/06 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L29/045 ,  H01L29/41791 ,  H01L29/66795 ,  H01L2029/7858

Abstract: 本发明涉及一种鳍式场效晶体管。该鳍式场效晶体管包含：基板、鳍式结构、栅极结构、外延层以及通道。基板包含晶状半导体物质，并包含具有第一晶面方向的顶层表面。鳍式结构包含晶状半导体物质，覆盖于基板上。栅极结构覆盖于该鳍式结构的一部份。外延层覆盖于鳍式结构的另一部份，外延层包含具有第二晶面方向的表面。外延层以及其下的鳍式结构包含通过栅极结构隔离的漏极区以及源极区。通道定义于鳍式结构中，自源极区延伸至漏极区，并与基板的顶层表面以及外延层的表面沿平行方向对齐。

公开(公告)号：CN102169853A

公开(公告)日：2011-08-31

申请号：CN201010603967.0

申请日：2010-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏建彰 ,  郭紫微 ,  林宪信 ,  宋学昌 ,  白易芳 ,  陈冠宇

IPC: H01L21/8234 ,  H01L21/20

CPC classification number: H01L29/66795 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/823431 ,  H01L21/823821 ,  H01L29/785

Abstract: 本发明公开了一种集成电路结构的形成方法，该方法包含提供晶片，其包含基底与基底的主要表面上的半导体鳍片，以及进行沉积步骤，在半导体鳍片的上表面与侧壁上外延生长外延层，其中外延层包含半导体材料。然后，进行蚀刻步骤，移除一部分的外延层，在半导体鳍片的上表面与侧壁上留下外延层的剩余部分。采用本发明提供的方法，能够经由外延层的融合所产生的空隙(如果真的形成)至少会减小，且可能会被消除。

公开(公告)号：CN102130059A

公开(公告)日：2011-07-20

申请号：CN201010183412.5

申请日：2010-05-18

Applicant: 台湾积体电路制造股份有限公司

Inventor： 蔡俊雄 ,  苏建彰 ,  李宗鸿 ,  林大文 ,  黄文社

IPC: H01L21/8238 ,  H01L21/336 ,  H01L21/265

CPC classification number: H01L29/7848 ,  H01L21/26513 ,  H01L21/823821 ,  H01L29/66795 ,  H01L29/66803

Abstract: 本发明实施例提供一种集成电路的形成方法，该方法包括：提供半导体晶片；形成鳍式场效应晶体管，包括：使用热注入对半导体晶片进行注入以于鳍式场效应晶体管中形成注入区。本发明可显著地减少双晶晶界缺陷。

公开(公告)号：CN107039530A

公开(公告)日：2017-08-11

申请号：CN201611126348.0

申请日：2016-12-09

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李启弘 ,  郭建亿 ,  舒丽丽 ,  苏建彰 ,  曾奕凯 ,  李英玮

IPC: H01L29/78 ,  H01L29/417 ,  H01L29/06

CPC classification number: H01L29/7848 ,  H01L21/02381 ,  H01L21/02529 ,  H01L21/02532 ,  H01L21/02576 ,  H01L29/0847 ,  H01L29/1608 ,  H01L29/161 ,  H01L29/165 ,  H01L29/167 ,  H01L29/66477 ,  H01L29/66575 ,  H01L29/7833 ,  H01L29/0603 ,  H01L29/0684 ,  H01L29/41725

Abstract: 本发明实施例提供了具有n‑型场效应晶体管(NFET)结构的半导体器件及其制造方法。半导体器件的NFET结构包括硅衬底、至少一个源极/漏极部分和覆盖层。源极/漏极部分可以设置在硅衬底内，并且源极/漏极部分包括至少一个含n‑型掺杂剂部分。覆盖层位于源极/漏极部分上面并且覆盖源极/漏极部分，并且覆盖层包括碳化硅(SiC)或具有相对低的锗浓度的硅锗(SiGe)，从而在随后的热工艺和清洗工艺之后，防止源极/漏极部分的至少一个含n‑型掺杂剂部分中的n‑型掺杂剂免受降低的影响。本发明实施例涉及具有NFET结构的半导体器件及其制造方法。

公开(公告)号：CN102169853B

公开(公告)日：2013-08-21

申请号：CN201010603967.0

申请日：2010-12-22

Applicant: 台湾积体电路制造股份有限公司

Inventor： 苏建彰 ,  郭紫微 ,  林宪信 ,  宋学昌 ,  白易芳 ,  陈冠宇

IPC: H01L21/8234 ,  H01L21/20

CPC classification number: H01L29/66795 ,  H01L21/02532 ,  H01L21/02636 ,  H01L21/823431 ,  H01L21/823821 ,  H01L29/785

Abstract: 本发明公开了一种集成电路结构的形成方法，该方法包含提供晶片，其包含基底与基底的主要表面上的半导体鳍片，以及进行沉积步骤，在半导体鳍片的上表面与侧壁上外延生长外延层，其中外延层包含半导体材料。然后，进行蚀刻步骤，移除一部分的外延层，在半导体鳍片的上表面与侧壁上留下外延层的剩余部分。采用本发明提供的方法，能够经由外延层的融合所产生的空隙(如果真的形成)至少会减小，且可能会被消除。

公开(公告)号：CN113130401A

公开(公告)日：2021-07-16

申请号：CN202110184569.8

申请日：2021-02-10

Applicant: 台湾积体电路制造股份有限公司

Inventor： 金志昀 ,  李彦儒 ,  苏建彰 ,  林衍廷 ,  李健玮 ,  颜邦廷 ,  丁姮彣 ,  李启弘 ,  杨育佳

IPC: H01L21/8238 ,  H01L27/092

Abstract: 本公开提供一种半导体结构的形成方法。半导体结构的形成方法包括形成多个第一装置于基板的第一区中，其中每一第一装置具有第一数目的鳍状物；形成多个第二装置于基板的第二区中，且第二区与第一区不同，其中每一第二装置具有第二数目的鳍状物，且第二数目与第一数目不同；形成多个第一凹陷于第一装置的鳍状物中，其中第一凹陷具有第一深度；在形成第一凹陷之后，形成多个第二凹陷于第二装置的鳍状物中，其中第二凹陷的第二深度与第一深度不同；成长第一外延的源极/漏极区于第一凹陷中；以及成长第二外延的源极/漏极区于第二凹陷中。

公开(公告)号：CN110875188A

公开(公告)日：2020-03-10

申请号：CN201910768353.9

申请日：2019-08-20

Applicant: 台湾积体电路制造股份有限公司

Inventor： 颜政雄 ,  马大钧 ,  苏建彰 ,  陈俊仁 ,  郑培仁 ,  李启弘 ,  陈科维

IPC: H01L21/336 ,  H01L21/8234

Abstract: 本公开提供半导体装置的形成方法。装置的形成方法为提供含硅的基板，且基板具有半导体鳍状物自主要表面凸起。形成衬垫层与浅沟槽隔离区，以与半导体鳍状物相邻。沉积硅盖于半导体鳍状物上。硅盖由半导体鳍状物上的结晶硅层，以及该衬垫层与该浅沟槽隔离区上的非晶硅部分所组成。进行氯化氢蚀刻烘烤工艺，以移除衬垫层与浅沟槽隔离区上的非晶硅部分。

公开(公告)号：CN106531806B

公开(公告)日：2019-08-30

申请号：CN201610750016.3

申请日：2016-08-29

Applicant: 台湾积体电路制造股份有限公司

Inventor： 李彥儒 ,  李启弘 ,  郭建亿 ,  舒丽丽 ,  苏建彰 ,  丁姮彣 ,  戴荣吉 ,  李则辉 ,  李英玮

IPC: H01L29/78 ,  H01L21/336

Abstract: 本发明的实施例是一种结构，包括：位于衬底上方的第一鳍、位于衬底上方的第二鳍，第二鳍与第一鳍邻近；围绕第一鳍和第二鳍的隔离区；位于第一鳍和第二鳍的上表面上方并沿着第一鳍和第二鳍的侧壁的栅极结构，栅极结构限定第一鳍和第二鳍中的沟道区；在第一鳍和第二鳍上并与栅极结构邻近的源极/漏极区；以及将源极/漏极区与衬底的顶面分隔开的气隙。本发明实施例涉及FET及形成FET的方法。

公开(公告)号：CN103000566B

公开(公告)日：2015-06-10

申请号：CN201110396551.0

申请日：2011-11-28

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄敬源 ,  吕嘉裕 ,  苏建彰 ,  林彦君 ,  白易芳 ,  林大文

IPC: H01L21/762 ,  H01L27/12

CPC classification number: H01L29/0847 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/8249 ,  H01L27/0623 ,  H01L29/045 ,  H01L29/165 ,  H01L29/167 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: 一种设计的外延区通过提供用于减少或者阻止掺杂剂扩散的阻挡层来补偿MOS器件的短沟道效应，同时减少或者消除阻挡层的副作用如增大BJT器件的漏电流和/或降低整流器的击穿电压。通过位于阻挡层和衬底之间的非共形的富掺杂剂层减少或者消除这些副作用，该非共形的富掺杂剂层减缓结的突变性，因此降低结区域的电场。这种方案对于其中期望采用常用工艺步骤同时制造MOS、BJT、和整流器器件的片上系统应用是特别优选的。本发明提供具有设计的外延区的器件及其制造方法。