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公开(公告)号：CN112750857B
公开(公告)日：2024-11-12
申请号：CN202011185795.X
申请日：2020-10-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及形成集成芯片的方法。该方法包括在衬底上方形成存储器器件以及在该存储器器件上方形成蚀刻停止层。层间介电(ILD)层形成在蚀刻停止层上方并且横向地围绕存储器器件。执行一个或多个图案化工艺以限定从ILD层的顶部延伸的第一沟槽以暴露蚀刻停止层的上表面。执行去除工艺以去除蚀刻停止层的暴露部分。在执行去除工艺之后，在互连沟槽内形成导电材料。本发明的实施例还涉及集成芯片。
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公开(公告)号：CN104425507A
公开(公告)日：2015-03-18
申请号：CN201410283687.4
申请日：2014-06-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/115 , H01L29/423 , H01L21/8247
CPC classification number: H01L27/11568 , H01L21/28 , H01L21/28273 , H01L21/28282 , H01L21/76805 , H01L23/528 , H01L27/11521 , H01L29/34 , H01L29/42324 , H01L29/4234 , H01L29/4916 , H01L29/66825 , H01L29/7831 , H01L29/788 , H01L29/7881 , H01L2924/0002 , H01L2924/00
Abstract: 本发明提供了闪存结构及其形成方法。提供了半导体器件结构的机制的实施例。该半导体器件结构包括衬底和设置在衬底上方的字线单元。半导体器件进一步包括设置在衬底上方并且紧邻字线单元的存储栅极和位于存储栅极的侧壁上的间隔件。间隔件和字线单元位于存储栅极的相对侧。此外，存储栅极的顶面和存储栅极的侧壁之间的夹角在约75°至约90°的范围内。
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公开(公告)号：CN112542542B
公开(公告)日：2024-05-07
申请号：CN202011000610.3
申请日：2020-09-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例在一些实施例中涉及集成芯片。该集成芯片包括在衬底上方的介电结构内设置的多层下部互连层。集成芯片还包括存储器件，该存储器件包括设置在底部电极和顶部电极之间的数据存储结构。所述底部电极电连接至所述多层下部互连层。侧壁间隔件从所述数据存储结构的最外侧壁连续地延伸至所述底部电极的最外侧壁下方。本申请的实施例在一些实施例中还涉及形成集成芯片的方法。
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公开(公告)号：CN113178520A
公开(公告)日：2021-07-27
申请号：CN202110177533.7
申请日：2021-02-09
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例提供了一种具有硬掩模绝缘体的存储单元及其制造方法。在一些实施例中，在衬底上方形成存储单元叠层，其中，存储单元叠层具有底部电极层、位于底部电极层上方的电阻转换电介质层，以及位于电阻转换电介质层上方的顶部电极层。在顶部电极层上方形成第一绝缘层。在第一绝缘层上方形成第一金属硬掩模层。然后，执行一系列蚀刻以图案化第一金属硬掩模层、第一绝缘层、顶部电极层和电阻转换电介质层，以形成第一金属硬掩模、硬掩模绝缘体、顶部电极和电阻开关电介质。本发明的实施例还提供了一种存储器单元。
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公开(公告)号：CN111916557A
公开(公告)日：2020-11-10
申请号：CN201910772690.5
申请日：2019-08-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L45/00
Abstract: 一些实施例涉及一种存储器元件。所述存储器元件包括上覆在底部电极上的顶部电极。数据储存层上覆在所述底部电极上。所述底部电极托住所述数据储层的下侧。所述顶部电极上覆在所述数据储存层上。所述底部电极的顶表面与所述顶部电极的顶表面对齐。
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Patent Agency Ranking
公开(公告)号：CN107068856A
公开(公告)日：2017-08-18
申请号：CN201710057592.4
申请日：2017-01-26
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露涉及半导体结构及制造其的方法。具体的，本揭露的一些实施例揭露一种半导体结构，其包括第N金属层；底部电极，其在所述第N金属层上方；磁性穿遂结MTJ，其在所述底部电极上方；顶部电极，其在所述MTJ上方；以及第(N+M)金属层，其在所述第N金属层上方。N以及M为正整数。所述第(N+M)金属层环绕所述顶部电极的侧壁的一部分。还提供一种形成所述半导体结构的制造方法。
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公开(公告)号：CN113130531A
公开(公告)日：2021-07-16
申请号：CN202010228979.3
申请日：2020-03-27
Applicant: 台湾积体电路制造股份有限公司
Inventor： 闵仲强
Abstract: 一种存储器装置及其形成方法包括上覆在衬底上并位于存储器阵列区中的由存储器单元形成的阵列。存储器单元中的每一者包括包含底部电极、存储器元件、顶部电极的垂直堆叠以及位于每一垂直堆叠的侧壁上的介电侧壁间隔件。底部电极包括平顶部分，平顶部分水平延伸超过介电侧壁间隔件的外周边。装置还包括离散刻蚀停止介电层以及金属单元接触结构。本发明可在形成底部电极时保持顶部电极的厚度。
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公开(公告)号：CN112670405A
公开(公告)日：2021-04-16
申请号：CN202010269632.3
申请日：2020-04-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种在衬底上方包含磁阻随机存取存储(magnetoresistive random access memory，MRAM)单元的集成芯片。介电结构上覆于衬底。磁阻随机存取存储单元设置在介电结构内。磁阻随机存取存储单元包含包夹在底部电极与顶部电极之间的磁性隧道结(magnetic tunnel junction，MTJ)。导电线上覆于顶部电极。侧壁间隔物结构沿着磁性隧道结和顶部电极的侧壁不断延伸。侧壁间隔物结构包含第一侧壁间隔物层、第二侧壁间隔物层以及包夹在第一侧壁间隔物层与第二侧壁间隔物层之间的保护侧壁间隔物层。第一侧壁间隔物层和第二侧壁间隔物层包括第一材料，保护侧壁间隔物层包括与第一材料不同的第二材料。
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公开(公告)号：CN112542542A
公开(公告)日：2021-03-23
申请号：CN202011000610.3
申请日：2020-09-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例在一些实施例中涉及集成芯片。该集成芯片包括在衬底上方的介电结构内设置的多层下部互连层。集成芯片还包括存储器件，该存储器件包括设置在底部电极和顶部电极之间的数据存储结构。所述底部电极电连接至所述多层下部互连层。侧壁间隔件从所述数据存储结构的最外侧壁连续地延伸至所述底部电极的最外侧壁下方。本申请的实施例在一些实施例中还涉及形成集成芯片的方法。
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公开(公告)号：CN106033759B
公开(公告)日：2019-05-21
申请号：CN201510114776.0
申请日：2015-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1157 , H01L29/423 , H01L29/792
CPC classification number: H01L29/42344 , H01L27/1157 , H01L29/792
Abstract: 本发明涉及自对准的分裂栅极存储单元以及相关的方法。自对准的分裂栅极存储单元具有长方体形的存储栅极以及选择栅极，其中，存储栅极以及选择栅极的上表面被一些间隔件覆盖。因此，存储栅极和选择栅极被保护以免受到硅化物的影响。通过所述间隔件限定自对准的存储栅极和选择栅极。通过回蚀刻未被间隔件覆盖的相应的导电材料而非凹进工艺形成存储栅极和选择栅极。因此，存储栅极和选择栅极具有平坦的上表面并且被良好地限定。由于减少了光刻工艺，所公开的器件和方法也能够进一步缩放。本发明涉及自对准的分裂栅极闪存。
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