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公开(公告)号：CN117545277A
公开(公告)日：2024-02-09
申请号：CN202311488396.4
申请日：2019-09-19
Applicant: 台湾积体电路制造股份有限公司
IPC: H10B43/30 , H01L29/423
Abstract: 根据本申请的实施例，各种实施例提供具有改进的栅极结构的闪存及其制造方法。闪存包括多个存储器单元，多个存储器单元包括存储器栅极、选择栅极、栅极介电层以及形成在栅极介电层的上表面上的保护盖。保护盖保护栅极介电层，并防止存储器和选择栅极通过导电材料无意地彼此电连接。根据本申请的实施例，还提供了非易失性存储器、半导体器件以及形成半导体器件的方法。
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公开(公告)号：CN107039581B
公开(公告)日：2022-11-29
申请号：CN201611046742.3
申请日：2016-11-23
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例提供一种半导体结构、电极结构及其形成方法，该半导体结构包含：第N金属层；扩散势垒层，其位于所述第N金属层上方；第一底部电极材料沉积，其位于所述扩散势垒层上方；第二底部电极材料沉积，其位于所述第一底部电极材料沉积上方；磁性隧穿结MTJ层，其位于所述第二底部电极材料沉积上方；顶部电极，其位于所述MTJ层上方；及第(N+1)金属层，其位于所述顶部电极上方；其中所述扩散势垒层及所述第一底部电极材料沉积与电介质层横向地接触，所述第一底部电极材料沉积将所述扩散势垒层与所述第二底部电极材料沉积间隔开，且N为大于或等于1的整数。还揭露相关联电极结构及方法。
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公开(公告)号：CN113380791A
公开(公告)日：2021-09-10
申请号：CN202010651825.5
申请日：2020-07-08
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的各种实施例涉及包括沟槽电容器的半导体器件，沟槽电容器包括多个横向突起部。在一些实施例中，沟槽电容器包括位于衬底之上的介电结构。介电结构可包括上覆在衬底上的多个介电层。介电结构可包括多个横向凹陷部。在一些实施例中，所述多个横向突起部朝所述多个横向凹陷部延伸且填充所述多个横向凹陷部。通过形成具有填充所述多个横向凹陷部的所述多个横向突起部的沟槽电容器，在不增加沟槽的深度的情况下增加电容器的表面积。因此，可在不必增加沟槽的深度的情况下，且因此在不必增加半导体器件的大小的情况下获得更大的电容值。
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公开(公告)号：CN113285022A
公开(公告)日：2021-08-20
申请号：CN202110490214.1
申请日：2015-11-02
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明涉及一种MIM电容器，该MIM电容器包括复合电容器顶部金属(CTM)电极和复合电容器底部金属(CBM)电极。复合CBM电极包括覆盖第一金属层的第一扩散阻挡层，以及复合CTM电极包括覆盖第二金属层的第二扩散阻挡层。介电层布置在复合CBM电极上方，并且该介电层位于复合CTM电极的下面。第一和第二扩散阻挡层保护第一和第二金属层免受金属的影响，该金属在制造期间从MIM电容器下面的金属线扩散或移动至复合CTM和CBM电极。本发明还提供了一种制造MIM电容器的方法。
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公开(公告)号：CN112542542A
公开(公告)日：2021-03-23
申请号：CN202011000610.3
申请日：2020-09-22
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明的实施例在一些实施例中涉及集成芯片。该集成芯片包括在衬底上方的介电结构内设置的多层下部互连层。集成芯片还包括存储器件，该存储器件包括设置在底部电极和顶部电极之间的数据存储结构。所述底部电极电连接至所述多层下部互连层。侧壁间隔件从所述数据存储结构的最外侧壁连续地延伸至所述底部电极的最外侧壁下方。本申请的实施例在一些实施例中还涉及形成集成芯片的方法。
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Patent Agency Ranking
公开(公告)号：CN104851886B
公开(公告)日：2020-12-01
申请号：CN201410392220.3
申请日：2014-08-11
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L27/1157 , H01L27/11524 , H01L27/11568 , H01L29/792 , H01L29/423 , H01L21/28
Abstract: 本发明涉及一种比传统基线工艺要求更少的处理步骤的分栅式存储器件及其制造方法。在牺牲间隔件的周围形成字栅极/选择栅极(SG)对。形成的SG结构具有可识别的非平面的顶面。覆盖选择栅极的间隔层也与SG顶面的形状一致。设置在栅极间介电层之上以及布置在每个存储栅极和选择栅极的相邻侧壁之间的介电层提供了存储栅极和选择栅极之间的隔离。
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公开(公告)号：CN111435662A
公开(公告)日：2020-07-21
申请号：CN201911410619.9
申请日：2019-12-31
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11521 , H01L29/423 , H01L21/28
Abstract: 集成电路器件包括具有逻辑区域和存储器区域的半导体衬底，该逻辑区域和存储器区域由具有介电材料的隔离结构的隔离区域分隔开。存储器器件形成在存储器区域上并且包括位于栅极电介质上方的栅电极。伪栅极结构形成在隔离结构上。伪栅极结构具有对应于栅电极的伪栅电极层和对应于栅极电介质的伪栅极介电层。锥形侧壁结构形成在伪栅极结构的面向逻辑区域的一侧上。锥形侧壁结构在隔离结构之上间隔开，并且与伪栅电极层相邻或邻接。本发明的实施例还涉及集成电路及其形成方法。
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公开(公告)号：CN107017338B
公开(公告)日：2020-03-06
申请号：CN201611255244.X
申请日：2016-12-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭露涉及一种半导体结构和其形成方法。本揭露提供一种半导体结构，其包括一第N金属层，在一晶体管区上方，其中N是一自然数；以及一底部电极，在所述第N金属层上方。所述底部电极包含一底部部分，具有一第一宽度并且位于一底部电极通路BEVA中，所述第一宽度在所述BEVA的一顶部表面测量；以及一上方部分，具有一第二宽度并且位于所述底部部分上方。所述半导体结构也包括一磁性穿隧结MTJ层，具有一第三宽度并且位于所述上方部分上方；一顶部电极，在所述MTJ层上方；以及一第(N+1)金属层，在所述顶部电极上方。所述第二宽度大于所述第一宽度。
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公开(公告)号：CN106298831B
公开(公告)日：2019-08-16
申请号：CN201610293045.1
申请日：2016-05-05
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/22 , H01L43/08 , H01L43/12 , H01L21/768
CPC classification number: H01L43/08 , H01L27/228 , H01L43/12
Abstract: 本发明的一些实施例涉及包括磁阻式随机存取存储器(MRAM)单元的集成电路。集成电路包括半导体衬底和设置在半导体衬底上的互连结构。互连结构包括以交替的方式堆叠在彼此上方的多个介电层和多个金属层。多个金属层包括下部金属层和设置在下部金属层上方的上部金属层。底部电极设置在下部金属层上方并与下部金属层电接触。磁性隧道结(MTJ)设置在底部电极的上表面上方。顶部电极设置在MTJ的上表面上方并且与上部金属层的下表面直接电接触。本发明的实施例还涉及用于MRAM MTJ顶部电极连接的技术。
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公开(公告)号：CN106033759B
公开(公告)日：2019-05-21
申请号：CN201510114776.0
申请日：2015-03-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1157 , H01L29/423 , H01L29/792
CPC classification number: H01L29/42344 , H01L27/1157 , H01L29/792
Abstract: 本发明涉及自对准的分裂栅极存储单元以及相关的方法。自对准的分裂栅极存储单元具有长方体形的存储栅极以及选择栅极，其中，存储栅极以及选择栅极的上表面被一些间隔件覆盖。因此，存储栅极和选择栅极被保护以免受到硅化物的影响。通过所述间隔件限定自对准的存储栅极和选择栅极。通过回蚀刻未被间隔件覆盖的相应的导电材料而非凹进工艺形成存储栅极和选择栅极。因此，存储栅极和选择栅极具有平坦的上表面并且被良好地限定。由于减少了光刻工艺，所公开的器件和方法也能够进一步缩放。本发明涉及自对准的分裂栅极闪存。
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