基于互信息相比相关系数的故障预报方法及系统

    公开(公告)号:CN117687378A

    公开(公告)日:2024-03-12

    申请号:CN202311563590.4

    申请日:2023-11-22

    Abstract: 基于互信息相比相关系数的故障预报方法及系统,涉及电子测量技术领域。使得具有开销小和性能优越的优势且无需额外的硬件、无需训练数据、无需了解系统结构与器件参数。方法为采集控制系统输出的多维参数;对所述多维参数进行平滑滤波处理,获得滤波后的多维参数;对所述滤波后的多维参数,计算相互之间的最大互信息;根据所述最大互信息对所述多维参数进行属性集合划分,获得若干属性集合;计算所述属性集合的平均最大互信息;根据所述平均最大互信息进行故障标识。本发明适用于预报控制系统输出多维参数中将会出现的故障和主要面向属性集合的故障预报。

    一种直流变换器中电解电容失效参数辨识方法

    公开(公告)号:CN115932432A

    公开(公告)日:2023-04-07

    申请号:CN202211367297.6

    申请日:2022-11-03

    Abstract: 本发明是一种直流变换器中电解电容失效参数辨识方法。本发明涉及Boost变换器中电解电容失效参数计算技术领域,本发明针对目前Boost变换器中电解电容的健康监测结果需要测量流过电容的电流,导致变换器的可靠性降低的问题,监测成本提高的问题。包括:获取PWM控制信号并进行计算得到周期和占空比;采样输出电压的交流成分;获取输出电压在一个周期内的三个特定时刻的交流成分;采样输出电压在一个周期内的平均值;采样输入电压;利用推导等效串联电阻计算公式作为电解电容的当前等效串联电阻计算结果。本发明可实时在线计算电解电容的失效参数等效串联电阻。

    基于开关电容的层间介质空洞故障测试结构及测试方法

    公开(公告)号:CN113466668A

    公开(公告)日:2021-10-01

    申请号:CN202110779635.6

    申请日:2021-07-09

    Abstract: 一种基于开关电容的层间介质空洞故障测试结构及测试方法,属于高密度集成电路测试领域。本发明针对层间介质空洞故障检测精度低并不适用于大规模芯片测试的问题。包括CP控制单元和测试单元;测试单元包括测试电容和四个传输门开关,CP控制单元控制测试单元中四个传输门开关的断开与闭合;一号传输门开关的一端连接电源VD,另一端连接集成电路上待测逻辑门的测试输入端;三号传输门开关的一端接地,另一端连接待测逻辑门的测试输入端;二号传输门开关的一端连接待测逻辑门的测试输入端,另一端连接测试电容的一端,测试电容的另一端接地;四号传输门开关的一端连接测试电容的一端,四号传输门开关的另一端接地。本发明用于介质空洞故障测试。

    一种基于响应混叠性度量的测试激励与测点的协同优化方法

    公开(公告)号:CN107133476B

    公开(公告)日:2019-12-10

    申请号:CN201710335811.0

    申请日:2017-05-12

    Abstract: 一种基于响应混叠性度量的测试激励与测点的协同优化方法,本发明涉及基于响应混叠性度量的测试激励与测点的协同优化方法。本发明为了解决现有模拟电路中,由于器件容差的存在使得器件故障状态和正常状态界限模糊,导致早期故障检测较低的问题。本发明包括:一:在全频带范围获取电路N个测点M次正常工作和M次故障元件H故障状态下的特征信息,即得到M个正常样本和M个故障样本;二:息得到在全频带下M个正常样本和M个故障样本对应的正态分布曲线,以及正态分布的均值和标准差;三:计算全频带的正常样本与故障样本之间的响应混叠性;四:选择使响应混叠性度量函数达到最小值的测试激励和测点。本发明应用于电路故障检测领域。

    基于开关电容的TSV测试电路及测试方法

    公开(公告)号:CN107765167A

    公开(公告)日:2018-03-06

    申请号:CN201710962060.5

    申请日:2017-10-16

    Abstract: 本发明公开了一种基于开关电容的TSV测试电路及测试方法,涉及半导体领域。基于开关电容的TSV测试电路的等效电阻单元包括复数个等效电阻模块,每个等效电阻模块对应一待测穿透硅通孔,等效电阻模块的测试端口与对应的待测穿透硅通孔的测试端连接,所有的等效电阻模块的充电端口共同连接以形成等效电阻单元的充电端;公共测试单元的电量输出端与等效电阻单元的充电端连接,公共测试单元用以根据第三控制输入端的第三控制信号、第一控制输入端的第一控制信号,及第二控制输入端的第二控制信号控制待测穿透硅通孔的充放电状态,以进行测试,通过测试输出端输出待测穿透硅通孔的测试结果。

    一种基于贪婪算法的测试激励集合优选方法

    公开(公告)号:CN107478981A

    公开(公告)日:2017-12-15

    申请号:CN201710725698.7

    申请日:2017-08-22

    Abstract: 一种基于贪婪算法的测试激励集合优选方法,本发明涉及测试激励集合优选方法。本发明为了解决现有技术在元器件的参数偏差程度对电路的影响较小时,故障检测率和诊断率较低,以及不能够覆盖整个电路的元器件的问题。本发明包括:步骤一:建立m个待选测试激励与n个电路中的元器件构成的初始矩阵;步骤二:根据步骤一得到的初始矩阵并利用贪婪算法,依次从m个待选测试激励中优选出x个测试激励,T1,T2,T3…Tx,构成了测试激励集合F,F=(T1,T2,T3…Tx),得到测试激励集合F对应的最小代价和为Smin;步骤三:采用内部比较策略和随机剔除策略对步骤二的测试测试激励集合F进行优化。本发明用于模拟电路故障诊断领域。

    基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法

    公开(公告)号:CN103294600B

    公开(公告)日:2015-08-19

    申请号:CN201310268649.7

    申请日:2013-06-28

    Abstract: 基于Perl的EDIF网表级电路的自动可测性设计系统的自动可测性设计方法,涉及一种EDIF网表级电路的自动可测性设计系统及自动可测性设计方法。它是为了适应对EDIF网表级电路的自动可测性设计的需求。电路源码解析模块用于对数字逻辑电路的EDIF网表级描述的分析;触发器修改模块用于用EDIF语言完对所有触发器的可测性修改;Verilog封装模块用于对EDIF网表描述电路的Verilog封装;扫描链连接模块用于对EDIF网表描述电路用Verilog语言完成电路的扫描链设计;可测性电路生成模块用于对电路的再次Verilog封装;测试验证模块用于生成测试文件并对可测性设计后的电路进行验证。本发明适用于EDIF网表级电路的自动可测性设计。

    功耗约束下基于硬核的三维SoC测试调度方法

    公开(公告)号:CN103389456B

    公开(公告)日:2015-06-17

    申请号:CN201310329419.7

    申请日:2013-07-31

    Abstract: 功耗约束下基于硬核的三维SoC测试调度方法,属于三维SoC测试调度技术领域。本发明解决了在三维SoC中同时包含粗粒度、细粒度IP核的情况下,无法对三维SoC的测试时间进行优化的问题。具体过程为:基于硬核的三维SoC包括粗粒度IP核和细粒度IP核,建立三维SoC测试调度的数学模型其中xij表示一个二进制变量,若IP核i和IP核j并行测试,则有xij=1,否则xij=0,tj为IP核j的测试时间,|M|表示一个SoC中的IP核总数,表示并行测试的各IP核测试时间的最大值,yi表示一个二进制变量,设IP核的标号j

    功耗约束下基于软核的三维SoC测试调度方法

    公开(公告)号:CN103390205A

    公开(公告)日:2013-11-13

    申请号:CN201310329418.2

    申请日:2013-07-31

    Abstract: 功耗约束下基于软核的三维SoC测试调度方法,属于三维SoC测试调度技术领域。本发明解决了在三维SoC中同时包含粗粒度、细粒度IP核的情况下,无法对三维SoC的测试时间进行优化的问题。具体过程为:基于软核的三维SoC包括粗粒度IP核和细粒度IP核,建立三维SoC测试调度的数学模型其中xij表示一个二进制变量,若IP核i和IP核j并行测试,则有xij=1,否则xij=0,tj为IP核j的测试时间,|M|表示一个SoC中的IP核总数,表示并行测试的各IP核测试时间的最大值,yi表示一个二进制变量,设IP核的标号j

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