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公开(公告)号：CN112906345B
公开(公告)日：2022-10-04
申请号：CN202110343219.1
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398
Abstract: 提供验证逻辑电路中的路径的方法、系统和介质。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。
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公开(公告)号：CN112949245A
公开(公告)日：2021-06-11
申请号：CN202110354903.X
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398 , G06F115/02
Abstract: 本公开提供一种芯片设计方法、装置、设备、可读存储介质以及程序产品。该方法包括：确定与第一模块中的第一器件具有数据连接交互的待设计的第二模块中的第二器件；在第一模块中，布置第一模块中的第二器件，以使得第一模块中的第一器件的接口与第一模块中的第二器件的接口位于同一侧；基于第一模块中的第一器件与待设计的第二模块中的第二器件之间的数据连接交互，连接第一模块中的第一器件的接口与第一模块中的第二器件的接口。该方法还包括：在第二模块中，复制物理设计后的第一模块中的第二器件，作为设计后的第二模块中的第二器件，以使得第一模块中的第一器件与设计后的第二模块中的第二器件轴对称；断开连接第一模块中的第一器件的接口与第一模块中的第二器件的接口，以及连接第一模块中的第一器件的接口与设计后的第二模块中的第二器件的接口。
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公开(公告)号：CN112906338A
公开(公告)日：2021-06-04
申请号：CN202110343217.2
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/396 , G06F30/398
Abstract: 提供对至少两个物理分区结构进行时钟设计的方法、系统、产品和介质。至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，时钟从系统时钟进入第一物理分区结构，经第一物理分区结构进入第二物理分区结构，时钟设计方法包括：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，从系统时钟得到多个时钟节点，使各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；调整各个时钟节点相比于系统时钟的延时使得各个电路逻辑的时序收敛。该方法可以缩短实现时序收敛消耗的时间。
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公开(公告)号：CN112906339A
公开(公告)日：2021-06-04
申请号：CN202110343384.7
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398
Abstract: 公开了集成电路物理设计布线和优化方法、系统、介质和程序。方法包括：在第一次物理设计布线过程中，通过将一个或多个信号线的权重设置为a且将一个或多个时钟线的权重设置为b来进行物理设计布线，其中a小于或等于b，其中线的权重越大，对该线设置的线宽越大，且/或线之间的间距越大，且/或该线所处的布线层越高；提取在第一次物理设计布线过程中时序违例的违例信号线；在第二次物理设计布线过程中，对违例信号线的权重设置为c来对违例信号线、其他信号线和时钟线重新进行物理设计布线，其中，c大于a。本方案可以对时钟线和违例的信号线用更好的布线方式，使得信号线的违例被消除或减轻，且满足芯片时序、面积等设计要求。
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公开(公告)号：CN112214097A
公开(公告)日：2021-01-12
申请号：CN202011122428.5
申请日：2020-10-20
Applicant: 天津飞腾信息技术有限公司
IPC: G06F1/3234 , G06F1/08
Abstract: 本申请提供一种减少低阈值单元的实现方法、装置、设备及存储介质，涉及集成电路技术领域。该方法包括将集成电路中所有第一阈值单元替换为第二阈值单元，第一阈值单元为低阈值单元，第二阈值单元为标准阈值单元或者高阈值单元；获取单元替换后的数据路径的第一时序裕量；确定第一时序裕量为负的目标数据路径；获取到达目标数据路径的起点时序单元所在数据路径的第二时序裕量，以及起始于目标数据路径的终点时序单元所在数据路径的第三时序裕量；根据所述第一时序裕量、第二时序裕量和第三时序裕量的大小关系，采用大小关系对应的修复方式，对目标数据路径进行时序修复。本申请可使用最少的低阈值单元来满足集成电路的时序要求。
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Patent Agency Ranking
公开(公告)号：CN112069768A
公开(公告)日：2020-12-11
申请号：CN202010934790.6
申请日：2020-09-08
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398 , G06F30/392 , G06F117/10 , G06F115/10 , G06F119/12
Abstract: 本发明公开了一种针对双端口SRAM输入输出延时优化的方法，包括：确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。本发明对SRAM读写时钟端口进行最大化公共时钟路径长度处理；在SRAM输出端口增加输出缓冲器保证所有数据输出端口的负载大小一样，避免了由于读写时钟端口之间延迟偏差导致的恢复时间的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。
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公开(公告)号：CN110110463A
公开(公告)日：2019-08-09
申请号：CN201910405951.X
申请日：2019-05-16
Applicant: 天津飞腾信息技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种可改善时序的集成电路逻辑连接优化方法、系统及介质，本发明的集成电路逻辑连接优化方法包括根据连接关系确定需要优化的各组逻辑单元，记录每一组逻辑单元中固定的逻辑单元a和在后的逻辑单元b之间的接口对应关系以及其中间连接的缓冲器buf和反相器inv的物理坐标；遍历各组这种逻辑单元，针对每一组这种逻辑单元，考虑其距离、相位和扇出将逻辑单元b的输入接口通过不同方式与逻辑单元a的输出接口相连，并将各组逻辑单元的连接方式形成工具可识别的命令逐条输出。本发明能够避免在做完逻辑连接优化后引入新的问题影响时序，能够达到改善时序的目的，能够减少在时序收敛迭代次数、避免在时序收敛过程中浪费大量时间。
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公开(公告)号：CN110083942A
公开(公告)日：2019-08-02
申请号：CN201910349990.2
申请日：2019-04-28
Applicant: 天津飞腾信息技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种基于物理信息的信号电迁移批量修复方法、系统及介质，本发明的实施步骤包括：针对每一个当前信号电迁移，如果违反路径在数据路径上，当扇出路径为单扇出路径时则在该数据路径的中间位置插入缓冲单元；否则当扇出路径为多扇出路径时则在该数据路径的起始点侧指定位置插入缓冲单元；如果违反路径在时钟路径上，则删除原有的违反金属层，设定新的金属绕线规则；最终进行等价性检查、重新绕线、信号电迁移检查以确定是继续进行修改还是结束修复过程。本发明实现了自动化分析、自动化分类、自动化修复，节省了大量的人力成本和时间成本，并缩短设计迭代周期。
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公开(公告)号：CN112906345A
公开(公告)日：2021-06-04
申请号：CN202110343219.1
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398
Abstract: 提供验证逻辑电路中的路径的方法、系统、介质和程序产品。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。
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公开(公告)号：CN110111020B
公开(公告)日：2021-03-02
申请号：CN201910409351.0
申请日：2019-05-16
Applicant: 天津飞腾信息技术有限公司
Abstract: 本发明公开了一种基于自动评估建立时间余量的保持时间修复方法、系统及介质，本发明方法步骤包括提取输入的保持时间违反报告中每一个工艺角下每一条路径的起始点、终点以及保持时间违反量；从保持时间违反报告提取得到每一条路径的终点列出，并获取最差的实际建立时间松懈度；计算终点修完保持时间后的预估建立时间余量；挑选出每一个终点最差的情况；计算每一个终点的可修量并确定终点前插入的单元类型和数目，用于修复保持时间违反的工程翻新命令并输出。本发明通过分析建立时间的余量以及保持时间的违反情况，能够快速地输出命令以修复保持时间并确保建立时间不受影响。
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