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公开(公告)号：CN110083942A
公开(公告)日：2019-08-02
申请号：CN201910349990.2
申请日：2019-04-28
Applicant: 天津飞腾信息技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种基于物理信息的信号电迁移批量修复方法、系统及介质，本发明的实施步骤包括：针对每一个当前信号电迁移，如果违反路径在数据路径上，当扇出路径为单扇出路径时则在该数据路径的中间位置插入缓冲单元；否则当扇出路径为多扇出路径时则在该数据路径的起始点侧指定位置插入缓冲单元；如果违反路径在时钟路径上，则删除原有的违反金属层，设定新的金属绕线规则；最终进行等价性检查、重新绕线、信号电迁移检查以确定是继续进行修改还是结束修复过程。本发明实现了自动化分析、自动化分类、自动化修复，节省了大量的人力成本和时间成本，并缩短设计迭代周期。
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公开(公告)号：CN112906345B
公开(公告)日：2022-10-04
申请号：CN202110343219.1
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398
Abstract: 提供验证逻辑电路中的路径的方法、系统和介质。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。
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公开(公告)号：CN112949245A
公开(公告)日：2021-06-11
申请号：CN202110354903.X
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398 , G06F115/02
Abstract: 本公开提供一种芯片设计方法、装置、设备、可读存储介质以及程序产品。该方法包括：确定与第一模块中的第一器件具有数据连接交互的待设计的第二模块中的第二器件；在第一模块中，布置第一模块中的第二器件，以使得第一模块中的第一器件的接口与第一模块中的第二器件的接口位于同一侧；基于第一模块中的第一器件与待设计的第二模块中的第二器件之间的数据连接交互，连接第一模块中的第一器件的接口与第一模块中的第二器件的接口。该方法还包括：在第二模块中，复制物理设计后的第一模块中的第二器件，作为设计后的第二模块中的第二器件，以使得第一模块中的第一器件与设计后的第二模块中的第二器件轴对称；断开连接第一模块中的第一器件的接口与第一模块中的第二器件的接口，以及连接第一模块中的第一器件的接口与设计后的第二模块中的第二器件的接口。
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公开(公告)号：CN112906338A
公开(公告)日：2021-06-04
申请号：CN202110343217.2
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/396 , G06F30/398
Abstract: 提供对至少两个物理分区结构进行时钟设计的方法、系统、产品和介质。至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，时钟从系统时钟进入第一物理分区结构，经第一物理分区结构进入第二物理分区结构，时钟设计方法包括：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，从系统时钟得到多个时钟节点，使各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；调整各个时钟节点相比于系统时钟的延时使得各个电路逻辑的时序收敛。该方法可以缩短实现时序收敛消耗的时间。
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公开(公告)号：CN112183005A
公开(公告)日：2021-01-05
申请号：CN202011052513.9
申请日：2020-09-29
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/333 , G01R31/28
Abstract: 本发明公开了一种集成电路测试模式下的DFT电路构建方法及其应用，方法包括：S1.获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；S2.设置与所述时钟组的数量相等的全局DFT时钟，所述全局DFT时钟与所述时钟分组一一对应，用所述全局DFT时钟接管对应所述时钟分组内的所有功能时钟；S3.对于每个所述时钟分组，将所述时钟分组内的所述功能时钟链接到同一扫描链，完成该时钟分组的扫描链电路构建。具有可改善集成电路测试模式时序，避免大量缓冲器单元插入等优点。
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Patent Agency Ranking
公开(公告)号：CN112115676A
公开(公告)日：2020-12-22
申请号：CN202011055691.7
申请日：2020-09-29
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/394 , G06F30/398 , G06F30/3312 , G06F119/02
Abstract: 本申请提供一种静态电压降修复方法、装置、设备及存储介质，涉及集成电路技术领域。该方法包括：获取集成电路的静态电压降分析结果，电压降分析结果包括集成电路中每个电路单元的静态电压降参数；根据每个电路单元的静态电压降参数以及集成电路签核的静态电压降违反标准，得到集成电路中电压降违反单元；根据集成电路中所述电压降违反单元的布局信息，确定电压降违反单元的电压降违反原因；根据电压降违反原因，采用预设的电压降违反原因对应的电压降修复策略，对集成电路进行布局布线调整，以对电压降违反单元的静态电压降进行修复。本申请可实现静态电压降和电路时序问题的兼顾，提高集成电路的开发设计进度。
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公开(公告)号：CN110580393A
公开(公告)日：2019-12-17
申请号：CN201910849007.3
申请日：2019-09-09
Applicant: 天津飞腾信息技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种门级网表修改后的快速收敛建立时间的方法，实施步骤包括将功能修正点做进门级网表并保存数据库得到数据库A0和副本B0；从副本B0中进行局部时序优化后提取功能修正逻辑改写成ECO命令File1；将读入File1后的数据库A0保存为数据库A1；将File1中所有单元和线导出物理文件File3；对读入文件File3的数据库A1中的局部布局布线进行检查并修正保存为数据库A2，对数据库A2进行寄生参数提取报时序生成时序分析报告并输出。本发明实现了少迭代、小投入、短时间、高效率地解决签核前门级网表功能修改后的建立时间违例问题，节省了大量的人力和时间的投入，缩短项目设计时间。
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公开(公告)号：CN109933857A
公开(公告)日：2019-06-25
申请号：CN201910123864.5
申请日：2019-02-19
Applicant: 天津飞腾信息技术有限公司
IPC: G06F17/50
Abstract: 本发明公开了一种感知集成电路布局信息的时钟树主干拓扑生成方法及系统，本发明实施步骤包括：将全芯片布局划分成若干格子；找出全芯片中障碍物位置区域；判断目标点和障碍物位置区域之间的位置关系，将起点和终点坐标点粘附或拓展到障碍物边界附近格子交叉点上；获取目标点到终点之间最短格子布放通道；在总步长最短通道中按指定间距插入时钟缓冲器，在时钟缓冲器插入点附近寻找可用摆放位置完成插入时钟缓冲器的摆放，完成时钟树主干的生成。本发明通过核心的自动化时钟树主干寻路以及对时钟信号绕线的保护，在一CPU芯片上创建了多个时钟的时钟树主干，将其他信号对时钟信号的耦合电容降到最低，保证时钟信号的传输质量，提升了芯片的性能。
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公开(公告)号：CN112906339A
公开(公告)日：2021-06-04
申请号：CN202110343384.7
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398
Abstract: 公开了集成电路物理设计布线和优化方法、系统、介质和程序。方法包括：在第一次物理设计布线过程中，通过将一个或多个信号线的权重设置为a且将一个或多个时钟线的权重设置为b来进行物理设计布线，其中a小于或等于b，其中线的权重越大，对该线设置的线宽越大，且/或线之间的间距越大，且/或该线所处的布线层越高；提取在第一次物理设计布线过程中时序违例的违例信号线；在第二次物理设计布线过程中，对违例信号线的权重设置为c来对违例信号线、其他信号线和时钟线重新进行物理设计布线，其中，c大于a。本方案可以对时钟线和违例的信号线用更好的布线方式，使得信号线的违例被消除或减轻，且满足芯片时序、面积等设计要求。
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公开(公告)号：CN112214097A
公开(公告)日：2021-01-12
申请号：CN202011122428.5
申请日：2020-10-20
Applicant: 天津飞腾信息技术有限公司
IPC: G06F1/3234 , G06F1/08
Abstract: 本申请提供一种减少低阈值单元的实现方法、装置、设备及存储介质，涉及集成电路技术领域。该方法包括将集成电路中所有第一阈值单元替换为第二阈值单元，第一阈值单元为低阈值单元，第二阈值单元为标准阈值单元或者高阈值单元；获取单元替换后的数据路径的第一时序裕量；确定第一时序裕量为负的目标数据路径；获取到达目标数据路径的起点时序单元所在数据路径的第二时序裕量，以及起始于目标数据路径的终点时序单元所在数据路径的第三时序裕量；根据所述第一时序裕量、第二时序裕量和第三时序裕量的大小关系，采用大小关系对应的修复方式，对目标数据路径进行时序修复。本申请可使用最少的低阈值单元来满足集成电路的时序要求。
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