-
公开(公告)号：CN112906345A
公开(公告)日：2021-06-04
申请号：CN202110343219.1
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398
Abstract: 提供验证逻辑电路中的路径的方法、系统、介质和程序产品。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。
-
公开(公告)号：CN112000173A
公开(公告)日：2020-11-27
申请号：CN202010843322.8
申请日：2020-08-20
Applicant: 天津飞腾信息技术有限公司
Abstract: 本发明公开了一种检查跨时钟域多位信号时序违反的方法及系统，本发明包括：获取所有时序签核端角；在所有签核端角中遍历，每遍历一个当前签核端角则执行下述处理：计算每个时钟域命名特征时序单元的平均时钟插入延时；去掉不同时钟分组之间的异步约束，不检查时钟域内部时序；建立跨时钟域时钟分组，对多位控制和数据信号分别设置不同时序检查约束；对所有跨时钟域时钟分组进行控制和数据信号的建立和保持时间违例检查。输出跨时钟域信号时序检查结果。本发明用于在进行跨时钟域信号时序检查的过程中，既能保证跨时钟域信号传输功能正确，又不因为过约束的问题暴露出大量假的跨时钟域信号时序违反问题，避免修复时序违反插入的大量缓冲器。
-
公开(公告)号：CN112906345B
公开(公告)日：2022-10-04
申请号：CN202110343219.1
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398
Abstract: 提供验证逻辑电路中的路径的方法、系统和介质。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。
-
公开(公告)号：CN112949245A
公开(公告)日：2021-06-11
申请号：CN202110354903.X
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398 , G06F115/02
Abstract: 本公开提供一种芯片设计方法、装置、设备、可读存储介质以及程序产品。该方法包括：确定与第一模块中的第一器件具有数据连接交互的待设计的第二模块中的第二器件；在第一模块中，布置第一模块中的第二器件，以使得第一模块中的第一器件的接口与第一模块中的第二器件的接口位于同一侧；基于第一模块中的第一器件与待设计的第二模块中的第二器件之间的数据连接交互，连接第一模块中的第一器件的接口与第一模块中的第二器件的接口。该方法还包括：在第二模块中，复制物理设计后的第一模块中的第二器件，作为设计后的第二模块中的第二器件，以使得第一模块中的第一器件与设计后的第二模块中的第二器件轴对称；断开连接第一模块中的第一器件的接口与第一模块中的第二器件的接口，以及连接第一模块中的第一器件的接口与设计后的第二模块中的第二器件的接口。
-
公开(公告)号：CN112906338A
公开(公告)日：2021-06-04
申请号：CN202110343217.2
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/396 , G06F30/398
Abstract: 提供对至少两个物理分区结构进行时钟设计的方法、系统、产品和介质。至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，时钟从系统时钟进入第一物理分区结构，经第一物理分区结构进入第二物理分区结构，时钟设计方法包括：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，从系统时钟得到多个时钟节点，使各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；调整各个时钟节点相比于系统时钟的延时使得各个电路逻辑的时序收敛。该方法可以缩短实现时序收敛消耗的时间。
-
Patent Agency Ranking
公开(公告)号：CN112131810A
公开(公告)日：2020-12-25
申请号：CN202011054356.5
申请日：2020-09-29
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/367 , G06F115/06 , G06F119/12
Abstract: 本申请提供了一种建立时间违例修复方法、装置、电子设备及可读存储介质，该方法包括：获取待修复的时序路径上的单元延时列表；按照上述单元延时信息以及预设区间长度，将上述单元延时列表划分为至少一个子列表；获取各上述子列表中各单元对应的不同驱动能力类型列表；根据各单元的驱动能力类型列表以及各单元当前的驱动能力类型，调整各单元的驱动能力类型，得到修复后的时序电路。该方法在实现了修复建立时间违例的同时也兼顾了芯片面积的增加。且，在将单元延时列表划分为多个子列表之后，每个子列表分别对应于一个延时区间，可以针对不同的延时区间使用相匹配的驱动能力类型调整方式，从而保证调整修复的准确性。
-
公开(公告)号：CN112115676A
公开(公告)日：2020-12-22
申请号：CN202011055691.7
申请日：2020-09-29
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/394 , G06F30/398 , G06F30/3312 , G06F119/02
Abstract: 本申请提供一种静态电压降修复方法、装置、设备及存储介质，涉及集成电路技术领域。该方法包括：获取集成电路的静态电压降分析结果，电压降分析结果包括集成电路中每个电路单元的静态电压降参数；根据每个电路单元的静态电压降参数以及集成电路签核的静态电压降违反标准，得到集成电路中电压降违反单元；根据集成电路中所述电压降违反单元的布局信息，确定电压降违反单元的电压降违反原因；根据电压降违反原因，采用预设的电压降违反原因对应的电压降修复策略，对集成电路进行布局布线调整，以对电压降违反单元的静态电压降进行修复。本申请可实现静态电压降和电路时序问题的兼顾，提高集成电路的开发设计进度。
-
公开(公告)号：CN112906339A
公开(公告)日：2021-06-04
申请号：CN202110343384.7
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398
Abstract: 公开了集成电路物理设计布线和优化方法、系统、介质和程序。方法包括：在第一次物理设计布线过程中，通过将一个或多个信号线的权重设置为a且将一个或多个时钟线的权重设置为b来进行物理设计布线，其中a小于或等于b，其中线的权重越大，对该线设置的线宽越大，且/或线之间的间距越大，且/或该线所处的布线层越高；提取在第一次物理设计布线过程中时序违例的违例信号线；在第二次物理设计布线过程中，对违例信号线的权重设置为c来对违例信号线、其他信号线和时钟线重新进行物理设计布线，其中，c大于a。本方案可以对时钟线和违例的信号线用更好的布线方式，使得信号线的违例被消除或减轻，且满足芯片时序、面积等设计要求。
-
公开(公告)号：CN112214097A
公开(公告)日：2021-01-12
申请号：CN202011122428.5
申请日：2020-10-20
Applicant: 天津飞腾信息技术有限公司
IPC: G06F1/3234 , G06F1/08
Abstract: 本申请提供一种减少低阈值单元的实现方法、装置、设备及存储介质，涉及集成电路技术领域。该方法包括将集成电路中所有第一阈值单元替换为第二阈值单元，第一阈值单元为低阈值单元，第二阈值单元为标准阈值单元或者高阈值单元；获取单元替换后的数据路径的第一时序裕量；确定第一时序裕量为负的目标数据路径；获取到达目标数据路径的起点时序单元所在数据路径的第二时序裕量，以及起始于目标数据路径的终点时序单元所在数据路径的第三时序裕量；根据所述第一时序裕量、第二时序裕量和第三时序裕量的大小关系，采用大小关系对应的修复方式，对目标数据路径进行时序修复。本申请可使用最少的低阈值单元来满足集成电路的时序要求。
-
公开(公告)号：CN112069768A
公开(公告)日：2020-12-11
申请号：CN202010934790.6
申请日：2020-09-08
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398 , G06F30/392 , G06F117/10 , G06F115/10 , G06F119/12
Abstract: 本发明公开了一种针对双端口SRAM输入输出延时优化的方法，包括：确定目标双端口SRAM的读、写时钟输入端以及数据输出端口；对目标双端口SRAM的读、写时钟输入端插入公共时钟缓冲器使得读、写时钟输入端延迟一致，或者对目标双端口SRAM的每个数据输出端口插入输出缓冲器使得所有数据输出端口的负载大小相同。本发明对SRAM读写时钟端口进行最大化公共时钟路径长度处理；在SRAM输出端口增加输出缓冲器保证所有数据输出端口的负载大小一样，避免了由于读写时钟端口之间延迟偏差导致的恢复时间的问题，以及时钟输入到输出端口延时较大问题带来的电路性能损失。
-
-
-
-
-
-
-
-
-
Search Results
10
records
(took 0.04 seconds)
