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公开(公告)号：CN112906345A
公开(公告)日：2021-06-04
申请号：CN202110343219.1
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398
Abstract: 提供验证逻辑电路中的路径的方法、系统、介质和程序产品。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。
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公开(公告)号：CN112214960A
公开(公告)日：2021-01-12
申请号：CN202011090722.2
申请日：2020-10-13
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/394
Abstract: 本发明公开了一种兼顾集成电路时序的冗余金属填充方法及系统，本发明包括针对每一个建立时序违例时序签核端角，获取所有互连线的名称列表，将每个建立时序违例时序签核端角下获得的互连线的名称列表合在一起；根据每根互连线的长度是否大于预设的长度阈值构成新的互连线名称列表；对受冗余金属填充影响的互连线周围增加禁止布线空间，产生电路模块的标准版图数据格式文件，并确定禁止布线空间的层位置和尺寸；检验冗余金属是否满足DFM要求。本发明通过定位受冗余金属影响的互连线，对互连线周围增加禁止布线空间，然后再对每一金属层填充冗余金属，在保证每层金属密度要求的同时，消除了冗余金属对互连线延时的影响。
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公开(公告)号：CN112906345B
公开(公告)日：2022-10-04
申请号：CN202110343219.1
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/398
Abstract: 提供验证逻辑电路中的路径的方法、系统和介质。该验证逻辑电路中的路径的方法包括：确定在可测性设计DFT模式下要测试的多个第一路径；确定在功能模式下要测试的多个第二路径；确定在所述多个第一路径和所述多个第二路径中的不需要在功能模式下达到最优性能的第三路径；在功能模式下对所述第三路径设置时序约束，使得所述第三路径在a个时钟周期内达到目标性能，其中a小于或等于功能模式下的时钟频率与DFT模式下的时钟频率的比值、且a是正整数。如此，第三路径不需要在功能模式的较短时钟周期期间为了时序收敛而被过度优化，节约了对第三路径进行功能模式下的过度优化而产生的时间成本、资源成本等，提高了芯片设计效率。
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公开(公告)号：CN112949245A
公开(公告)日：2021-06-11
申请号：CN202110354903.X
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398 , G06F115/02
Abstract: 本公开提供一种芯片设计方法、装置、设备、可读存储介质以及程序产品。该方法包括：确定与第一模块中的第一器件具有数据连接交互的待设计的第二模块中的第二器件；在第一模块中，布置第一模块中的第二器件，以使得第一模块中的第一器件的接口与第一模块中的第二器件的接口位于同一侧；基于第一模块中的第一器件与待设计的第二模块中的第二器件之间的数据连接交互，连接第一模块中的第一器件的接口与第一模块中的第二器件的接口。该方法还包括：在第二模块中，复制物理设计后的第一模块中的第二器件，作为设计后的第二模块中的第二器件，以使得第一模块中的第一器件与设计后的第二模块中的第二器件轴对称；断开连接第一模块中的第一器件的接口与第一模块中的第二器件的接口，以及连接第一模块中的第一器件的接口与设计后的第二模块中的第二器件的接口。
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公开(公告)号：CN112906338A
公开(公告)日：2021-06-04
申请号：CN202110343217.2
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/396 , G06F30/398
Abstract: 提供对至少两个物理分区结构进行时钟设计的方法、系统、产品和介质。至少两个物理分区结构包括第一物理分区结构和第二物理分区结构，时钟从系统时钟进入第一物理分区结构，经第一物理分区结构进入第二物理分区结构，时钟设计方法包括：确定各个电路逻辑各自与系统时钟的距离；根据各个电路逻辑各自与系统时钟的距离，从系统时钟得到多个时钟节点，使各个时钟节点相比于系统时钟的延时随与各个电路逻辑与系统时钟的距离的不同而不同，距离越大，延时越大；将各个电路逻辑按照各个电路逻辑与距离的大小而连接到相应的时钟节点；调整各个时钟节点相比于系统时钟的延时使得各个电路逻辑的时序收敛。该方法可以缩短实现时序收敛消耗的时间。
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Patent Agency Ranking
公开(公告)号：CN112131810A
公开(公告)日：2020-12-25
申请号：CN202011054356.5
申请日：2020-09-29
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/3312 , G06F30/367 , G06F115/06 , G06F119/12
Abstract: 本申请提供了一种建立时间违例修复方法、装置、电子设备及可读存储介质，该方法包括：获取待修复的时序路径上的单元延时列表；按照上述单元延时信息以及预设区间长度，将上述单元延时列表划分为至少一个子列表；获取各上述子列表中各单元对应的不同驱动能力类型列表；根据各单元的驱动能力类型列表以及各单元当前的驱动能力类型，调整各单元的驱动能力类型，得到修复后的时序电路。该方法在实现了修复建立时间违例的同时也兼顾了芯片面积的增加。且，在将单元延时列表划分为多个子列表之后，每个子列表分别对应于一个延时区间，可以针对不同的延时区间使用相匹配的驱动能力类型调整方式，从而保证调整修复的准确性。
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公开(公告)号：CN112906339A
公开(公告)日：2021-06-04
申请号：CN202110343384.7
申请日：2021-03-30
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/392 , G06F30/394 , G06F30/396 , G06F30/398
Abstract: 公开了集成电路物理设计布线和优化方法、系统、介质和程序。方法包括：在第一次物理设计布线过程中，通过将一个或多个信号线的权重设置为a且将一个或多个时钟线的权重设置为b来进行物理设计布线，其中a小于或等于b，其中线的权重越大，对该线设置的线宽越大，且/或线之间的间距越大，且/或该线所处的布线层越高；提取在第一次物理设计布线过程中时序违例的违例信号线；在第二次物理设计布线过程中，对违例信号线的权重设置为c来对违例信号线、其他信号线和时钟线重新进行物理设计布线，其中，c大于a。本方案可以对时钟线和违例的信号线用更好的布线方式，使得信号线的违例被消除或减轻，且满足芯片时序、面积等设计要求。
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公开(公告)号：CN112214097A
公开(公告)日：2021-01-12
申请号：CN202011122428.5
申请日：2020-10-20
Applicant: 天津飞腾信息技术有限公司
IPC: G06F1/3234 , G06F1/08
Abstract: 本申请提供一种减少低阈值单元的实现方法、装置、设备及存储介质，涉及集成电路技术领域。该方法包括将集成电路中所有第一阈值单元替换为第二阈值单元，第一阈值单元为低阈值单元，第二阈值单元为标准阈值单元或者高阈值单元；获取单元替换后的数据路径的第一时序裕量；确定第一时序裕量为负的目标数据路径；获取到达目标数据路径的起点时序单元所在数据路径的第二时序裕量，以及起始于目标数据路径的终点时序单元所在数据路径的第三时序裕量；根据所述第一时序裕量、第二时序裕量和第三时序裕量的大小关系，采用大小关系对应的修复方式，对目标数据路径进行时序修复。本申请可使用最少的低阈值单元来满足集成电路的时序要求。
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公开(公告)号：CN112214955A
公开(公告)日：2021-01-12
申请号：CN202011090721.8
申请日：2020-10-13
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/39
Abstract: 本发明公开了一种提取超大规模集成电路芯片电源模型参数的方法，包括获得芯片设计中所有模块的VCD文件，抽取满足设计需求的RLC电源模型；将每个模块的RLC电源模型合并成全芯片的Spice网表；基于静态分析所有模块的插入时钟延时，将每个模块的插入时钟延时添加到全芯片的spice网表中得到芯片级的电源模型；利用芯片级的电源模型搭建系统级的PDN网络。本发明采用自底向上的方法，先抽取底层模块的电源模型参数，然后在模块电源模型的合并时加入时钟延时信息，最后得到全芯片的电源模型。该方法可以快速、准确地提取全芯片的电源模型参数，解决了传统方法抽取全芯片电源模型参数慢，无法迭代导致的模型不准确问题。
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公开(公告)号：CN112183005A
公开(公告)日：2021-01-05
申请号：CN202011052513.9
申请日：2020-09-29
Applicant: 天津飞腾信息技术有限公司
IPC: G06F30/333 , G01R31/28
Abstract: 本发明公开了一种集成电路测试模式下的DFT电路构建方法及其应用，方法包括：S1.获取集成电路中的功能时钟信息，并按照所述功能时钟之间的逻辑交互关系进行分组，使得被划分为同一时钟分组内的任意两个所述功能时钟之间不存在逻辑交互关系；S2.设置与所述时钟组的数量相等的全局DFT时钟，所述全局DFT时钟与所述时钟分组一一对应，用所述全局DFT时钟接管对应所述时钟分组内的所有功能时钟；S3.对于每个所述时钟分组，将所述时钟分组内的所述功能时钟链接到同一扫描链，完成该时钟分组的扫描链电路构建。具有可改善集成电路测试模式时序，避免大量缓冲器单元插入等优点。
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