公开(公告)号：CN119356639B

公开(公告)日：2025-03-11

申请号：CN202411920531.2

申请日：2024-12-25

Applicant: 安徽大学

Inventor： 刘玉 ,  李昊 ,  贺鑫 ,  蔺智挺 ,  吴秀龙 ,  李鑫 ,  戴成虎 ,  彭春雨 ,  卢文娟 ,  周永亮 ,  郝礼才 ,  胡薇 ,  李志刚

IPC: G06F7/53 ,  G06F7/544 ,  G06N3/045 ,  G06N3/065

Abstract: 本发明属于集成电路领域，具体涉及一种带符号乘法电路、列级MAC电路、最大值寻找电路及芯片。带符号乘法电路包括数值运算单元和符号运算单元；数值运算单元由至少一个读写分离且具有读取双端口的SRAM单元构成。符号运算单元由三个与门和一个D触发器构成。符号位运算单元用于根据符号位的乘积将操作数的数值位传输到数值运算单元中，并完成数值位间的乘法运算。乘积结果最终体现在位线的放电状态上。利用多个带符号乘法电路可以构成列级MAC电路，将带符号乘法电路进行阵列化可以得到MAC结果的最大值寻找电路。本发明的最大值寻找电路可以解决了现有存内计算架构难以对带自注意力机制的神经网络运算任务进行加速的问题。

公开(公告)号：CN118446268B

公开(公告)日：2024-09-24

申请号：CN202410904475.7

申请日：2024-07-08

Applicant: 安徽大学

Inventor： 卢文娟 ,  王思民 ,  汪婷 ,  戴成虎 ,  彭春雨 ,  吴秀龙 ,  蔺智挺 ,  陈军宁

IPC: G06N3/063 ,  G06N3/0495 ,  G11C11/413 ,  G11C5/06

Abstract: 本发明涉及集成电路技术领域，具体涉及基于6T‑SRAM的二值权重网络存内计算电路、模块。本发明提供了基于6T‑SRAM的二值权重网络存内计算电路，包括：存储部、关断控制部、存内计算部、全局位线部。本发明的存内计算电路相较于现有专利，采用了不同结构设计，一方面采用了MOS管数量更少的6T‑SRAM，另一方面对配套功能部的结构进行了重新设计，使得本发明的存内计算电路在整体功能不变的情况下减少了器件数量，从而降低了电路占用面积。本发明解决了现有专利提供的基于8T‑SRAM和电流镜的存内计算电路占用面积偏大的问题。

公开(公告)号：CN118364871A

公开(公告)日：2024-07-19

申请号：CN202410354849.2

申请日：2024-03-27

Applicant: 安徽大学

Inventor： 刘玉 ,  楼扬 ,  杜佳璐 ,  杨睿 ,  戴成虎 ,  李鑫 ,  蔺智挺 ,  吴秀龙 ,  彭春雨 ,  卢文娟

IPC: G06N3/0464 ,  G06N3/042 ,  G06N3/084 ,  G06F18/214 ,  G06F18/22

Abstract: 本发明涉及神经网络技术领域，更具体的，涉及联合知识蒸馏与核相似性的CNN结构化稀疏方法及系统。本发明包括：获取样本数据集，并划分成训练集和测试集；使用样本数据集对原始CNN模型进行预训练，得到预训练后的CNN模型；基于预训练后的CNN模型，使用训练集进行多轮正式训练，直至模型的稀疏度和在测试集上的准确度达到最优平衡，即得到最终的轻量模型。本发明引入了知识蒸馏、并在其基础上对教师模型和学生模型进行了不同程度的稀疏化处理，而且稀疏化的损失函数增加了核相似性构建的函数项，可以在获得足够稀疏度模型的同时更好的保持住原有模型的准确度性能。本发明解决了现有的SSL法存在模型准确度与稀疏度不平衡的问题。

公开(公告)号：CN117933328A

公开(公告)日：2024-04-26

申请号：CN202410110882.0

申请日：2024-01-26

Applicant: 安徽大学

Inventor： 高珊 ,  薛泽鹏 ,  彭春雨 ,  赵强 ,  郝礼才 ,  戴成虎 ,  蔺智挺 ,  吴秀龙

IPC: G06N3/063 ,  G06N3/0464 ,  G06N20/00 ,  G06F15/173

Abstract: 本发明属于NPU领域，具体涉及一种适用于机器学习的硬件加速器及其对应的神经网络处理器芯片和计算机设备该硬件加速器包括：数据计算模块、数据存储模块、数据读写模块、数据分配模块和计算控制模块。数据计算模块内包含适用于的指定机器学习算法的所有算子。数据存储模块包括多个内部缓冲区。数据读写模块包含两个用于访问外部memory的DMA。数据分配模块用于根据获取的配置信息对特征图进行预处理；并在内外存储器间转移数据。计算控制模块用于根据网络配置与参数管理数据计算模块的运行。本发明的方案可以在计算机系统中提高处理机器学习算法类数据处理任务的运算效率；克服现有采用CPU或GPU的计算机在性能上的不足。

公开(公告)号：CN117153218A

公开(公告)日：2023-12-01

申请号：CN202310968651.9

申请日：2023-08-02

Applicant: 安徽大学

Inventor： 卢文娟 ,  张宇龙 ,  刘玉 ,  彭春雨 ,  戴成虎 ,  郝礼才 ,  李鑫 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/413 ,  G11C11/415 ,  G11C11/416

Abstract: 本发明涉及动态随机存取存储技术领域，具体涉及单bit权重产生单元、多bit权重产生单元、阵列组及计算宏。本发明的单bit权重产生单元包括n个标准6T‑SRAM单元和1个转置XNOR累加单元，将转置XNOR累加单元作为计算单元，并外接在标准6T‑SRAM上，进而实现多bit同或累加的推理和训练操作。本发明的多bit权重产生单元由4个单bit权重产生单元组成，阵列组由阵列分布的多bit权重产生单元组成、存内计算宏基于阵列组构建。本发明根据推理和训练操作的特点，制定了不同的量化方案，实现整合，对芯片资源进行有效的利用，解决了现有的推理‑训练芯片在推理操作时出现速度减慢、后向传播精确度降低的问题。

公开(公告)号：CN116614110A

公开(公告)日：2023-08-18

申请号：CN202310487411.7

申请日：2023-04-28

Applicant: 安徽大学

Inventor： 吴秀龙 ,  张心怡 ,  赵强 ,  郝礼才 ,  许鑫 ,  林涵宇 ,  张亚楠 ,  戴成虎 ,  彭春雨 ,  蔺智挺

IPC: H03K3/013 ,  H03K3/356

Abstract: 本发明涉及集成电路设计技术领域，更具体的，涉及一种基于加固技术的抗四节点翻转latch锁存器电路，以及基于该抗四节点翻转latch锁存器电路封装的模块。本发明的存储节点X0、X3、X4、X7、X8、X11均由PMOS晶体管包围，形成极性加固，有效避免发生翻转。本发明使用了源隔离技术，使存储节点X1、X2、X5、X6、X9、X10也仅产生“1‑0”和“0‑0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性。本发明构建了多级输入的C单元部，可在多节点受到轰击时配合作用保证Q的正确输出。本发明的电路具备完全的抗SNU、DNU、TNU、QNU能力，并有较低的延迟、较低的功耗以及较小的面积。

公开(公告)号：CN116434804A

公开(公告)日：2023-07-14

申请号：CN202310687758.6

申请日：2023-06-12

Applicant: 安徽大学

Inventor： 周永亮 ,  韦一鸣 ,  杨震 ,  周子璇 ,  彭春雨 ,  戴成虎 ,  郝礼才 ,  李鑫 ,  蔺智挺 ,  吴秀龙

IPC: G11C11/419 ,  G11C16/10 ,  G11C16/26 ,  G06F11/14 ,  G11C7/10

Abstract: 本发明属于集成电路技术领域，具体涉及一种9T2M的nvSRAM单元、模式切换电路以及非易失性存储电路。nvSRAM单元包括PMOS管P1~P4，NMOS管N1~N5，以及磁隧穿结MTJ1和MTJ2，其中，P1、P2、N1、N2、N4、N5构成6T单元，其余构成NVM。NVM中，MTJ1正向接存储节点Q，反向接N3和P3的源极；MTJ2正向接存储节点QB，反向接N3和P4的源极。P3和P4的漏极接小电源VDD2；P3和P4的栅极接第一控制信号；N3的栅极接第二控制信号。模式切换电路包括两个反向器，两个与门，一个或门。本发明解决了现有电路无法在可靠性、高速性能和低功耗等指标方面实现平衡的问题。

公开(公告)号：CN116386694A

公开(公告)日：2023-07-04

申请号：CN202310386475.8

申请日：2023-04-12

Applicant: 安徽大学

Inventor： 赵强 ,  孙铎文 ,  许鑫 ,  林涵宇 ,  张亚楠 ,  郝礼才 ,  戴成虎 ,  彭春雨 ,  吴秀龙 ,  蔺智挺

IPC: G11C11/412 ,  G11C11/417 ,  G11C5/06

Abstract: 本发明涉及一种基于极性加固的抗辐照锁存器的电路结构、芯片和模块。该电路结构包括。多输入C单元、传输门、两个SRAM单元和两个传输单元。第二SRAM单元与第一SRAM单元结构对称并交叉耦合，形成存储节点S0～S7。当WL为低电平时，内部数据通过多输入C单元连接到输出端口Q。当WL为高电平时，通过传输门的直接传输路径传输数据。存储节点S0、S3、S4、S7由D输入信号通过第一传输单元输入，存储节点S1、S2、S5、S6由DN输入信号通过第二传输三元输入。本发明采用传输门快速输入，降低了锁存器的传输延时与功耗，通过多输入C单元地将内部节点产生的电压波动屏蔽，不会造成Q信号的翻转，具有较高的抗SEU、DNU、TNU的能力。

公开(公告)号：CN116340150A

公开(公告)日：2023-06-27

申请号：CN202310181903.3

申请日：2023-02-24

Applicant: 安徽大学

Inventor： 蔺智挺 ,  陈琳 ,  吴秀龙 ,  彭春雨 ,  赵强 ,  戴成虎 ,  卢文娟 ,  周永亮 ,  李鑫 ,  郝礼才 ,  刘玉

IPC: G06F11/36 ,  G06F11/22

Abstract: 本发明设计集成电路设计领域，具体涉及一种基于UVM的可重用的寄存器性能交互验证系统及其应用。该验证系统应用于一个包含主机和从机的验证设备中。验证系统采用system verilog语言编写，并基于UVM库创建，运行于验证设备的主机中。从机与主机采用接口通信连接；从机为使用verilog或者system verilog语言编写的RTL设计方案。本发明提供的寄存器性能交互验证系统包括：配置模块、测试用例模块、激励序列库模块、验证层，以及事务级建模通信单元。该验证系统不用更改内部代码，只需要对主、从机之间的通信内容进行配置即可用于其它项目验证。因此，本发明可以解决现有芯片设计过程中，验证系统和工具在不同项目间无法重用导致的项目的仿真和验证成本较高的问题。

公开(公告)号：CN116168736A

公开(公告)日：2023-05-26

申请号：CN202310409612.5

申请日：2023-04-18

Applicant: 安徽大学

Inventor： 彭春雨 ,  陆逸笑 ,  卢文娟 ,  强斌 ,  刘立 ,  关立军 ,  戴成虎 ,  吴秀龙

IPC: G11C7/06 ,  G11C11/419

Abstract: 本发明涉及集成电路技术领域，更具体的，涉及基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，以及基于该电路设计的灵敏放大器模块。本发明提供了基于上交叉耦合的自适应关断型SRAM灵敏放大器电路，结构简洁明了，方便实现。本发明采用上交叉耦合部与输入电路部直接串联的结构，避免了VDD到地串联过多MOS管导致输出电压余量较小的问题，同时实现了核心的数据放大功能。本发明采用自关断位线部来根据输出节点A0、A1电压变化，自适应地切断非目标位线与相应输入电路部中间节点的连接，断开非目标位线对输出节点的影响，从而降低失调电压和放大延时。