级联器件
    1.
    发明公开
    级联器件 审中-公开

    公开(公告)号:CN119894073A

    公开(公告)日:2025-04-25

    申请号:CN202411945987.4

    申请日:2024-12-27

    Abstract: 本申请提供的一种级联器件,涉及半导体技术领域。该级联器件包括第一低压元件、高压元件和限流元件。第一低压元件包括第一栅极、第一源极和第一漏极。高压元件包括第二栅极、第二源极和第二漏极;第二栅极与第一源极连接。限流元件的至少一端与第一漏极连接,一端和高压元件连接。第一栅极作为级联器件的栅极,第一源极作为级联器件的源极,第二漏极作为级联器件的漏极。该级联器件在短路时可增大限流元件分压,降低第二栅极电压,限制短路电流,从而提升整个级联器件的短路电流承受时间,提升抗短路性能。

    一种共源共栅器件封装结构及其制备方法

    公开(公告)号:CN119725101A

    公开(公告)日:2025-03-28

    申请号:CN202411945109.2

    申请日:2024-12-27

    Abstract: 本申请公开了一种共源共栅器件封装结构及其制备方法,涉及半导体器件封装技术领域,本申请的共源共栅器件封装结构的制备方法,包括:提供载板并在载板上设置键合膜;在键合膜上设置开关元件和化合物半导体器件;采用塑封材料封装开关元件和化合物半导体器件形成封装件;在封装件上形成电路互联层,电路互联层连接开关元件和化合物半导体器件;去除载板和键合膜形成连接体;将连接体放置于框架内,并连接电路互联层和框架上的接线点形成共源共栅器件。本申请提供的共源共栅封装结构及其制备方法,能够提高共源共栅器件封装结构的封装效率。

    一种氮化镓器件的封装结构

    公开(公告)号:CN222673034U

    公开(公告)日:2025-03-25

    申请号:CN202420604571.5

    申请日:2024-03-26

    Abstract: 本实用新型涉及一种氮化镓器件的封装结构,包括:TO247封装框架、Cascode模块和塑封体,TO247封装框架包括框架本体和顺序排列的漏极引脚、源极引脚、开尔文源极引脚和栅极引脚,源极引脚与框架本体一体相连,漏极引脚和栅极引脚与框架本体相分离;Cascode模块由D‑Mode HEMT芯片和硅MOS芯片级联构成,并置于框架本体的正面;D‑Mode HEMT芯片的第一漏极区通过打线方式与漏极引脚电连接;D‑Mode HEMT芯片的第一栅极区通过打线方式与框架本体电连接;硅MOS芯片的第二栅极区通过打线方式与栅极引脚电连接;框架本体的背部和引脚暴露在塑封体外部,本实用新型能够实现对现有4引脚TO247封装结构的硅器件的直接替换。

    一种功率器件封装结构及其制备方法

    公开(公告)号:CN117936486B

    公开(公告)日:2024-07-09

    申请号:CN202410338820.5

    申请日:2024-03-25

    Abstract: 本发明涉及一种功率器件封装结构及其制备方法,属于功率器件领域,用于改善封装工艺复杂以及寄生电阻、寄生电感过高的问题。该功率器件封装结构包括:引线框架,包括第一连接区,所述第一连接区内包括第一金属区和第二金属区;第一半导体器件,设置在所述第一连接区上,所述第一半导体器件的第一表面包括第一电极和第二电极,所述第一电极在垂直方向至少部分重合于第一金属区,所述第二电极在垂直方向至少部分重合于第二金属区;其中,所述第一电极电连接至第一金属区,所述第二电极电连接至第二金属区。本发明封装工艺简单,且可以有效降低寄生电阻和寄生电感。

    一种半导体器件结构、栅源结构及其制备方法

    公开(公告)号:CN118571757B

    公开(公告)日:2024-12-24

    申请号:CN202411054030.0

    申请日:2024-08-02

    Abstract: 本发明涉及一种半导体器件结构、栅源结构及其制备方法,属于半导体技术领域。所述半导体器件包括功能层,所述栅源结构制备方法包括:在功能层的第一区域上方提供第一结构层,所述第一结构层至少包括栅极金属层,在第一结构层上方提供第一介质层,所述第一介质层至少覆盖栅极金属层;自栅极金属层上方的第一介质层向下刻蚀直至到达所述功能层得到第一凹槽;提供第二介质层并至少覆盖所述第一凹槽的侧壁;刻蚀第一凹槽内的第二介质,保留第一凹槽侧壁第一预置厚度的第二介质层;以及在当前侧壁保留有第一预置厚度的第二介质层的第一凹槽内提供金属以得到半导体器件的源极。本发明实施例能够缩短并控制栅源间距,降低器件制造成本。

    一种氮化镓器件的封装结构及其制备方法

    公开(公告)号:CN118073312A

    公开(公告)日:2024-05-24

    申请号:CN202410354231.6

    申请日:2024-03-26

    Abstract: 本发明涉及一种氮化镓器件的封装结构及其制备方法,所述封装结构包括:TO247封装框架、Cascode模块和塑封体,其包括框架本体和顺序排列的漏极引脚、源极引脚、开尔文源极引脚和栅极引脚,其中,所述源极引脚与所述框架本体一体相连,所述漏极引脚和所述栅极引脚与所述框架本体相分离;所述Cascode模块由D‑Mode HEMT芯片和硅MOS芯片级联构成,并置于所述框架本体的正面;所述D‑Mode HEMT芯片的第一漏极区通过打线方式与漏极引脚电连接;所述D‑Mode HEMT芯片的第一栅极区通过打线方式与所述框架本体电连接;所述硅MOS芯片的第二栅极区通过打线方式与栅极引脚电连接;框架本体的背部和引脚暴露在塑封体外部,本发明实施例能够实现对现有4引脚TO247封装结构的硅器件的直接替换。

    一种半导体器件结构、栅源结构及其制备方法

    公开(公告)号:CN118571757A

    公开(公告)日:2024-08-30

    申请号:CN202411054030.0

    申请日:2024-08-02

    Abstract: 本发明涉及一种半导体器件结构、栅源结构及其制备方法,属于半导体技术领域。所述半导体器件包括功能层,所述栅源结构制备方法包括:在功能层的第一区域上方提供第一结构层,所述第一结构层至少包括栅极金属层,在第一结构层上方提供第一介质层,所述第一介质层至少覆盖栅极金属层;自栅极金属层上方的第一介质层向下刻蚀直至到达所述功能层得到第一凹槽;提供第二介质层并至少覆盖所述第一凹槽的侧壁;刻蚀第一凹槽内的第二介质,保留第一凹槽侧壁第一预置厚度的第二介质层;以及在当前侧壁保留有第一预置厚度的第二介质层的第一凹槽内提供金属以得到半导体器件的源极。本发明实施例能够缩短并控制栅源间距,降低器件制造成本。

    一种功率器件封装结构及其制备方法

    公开(公告)号:CN117936486A

    公开(公告)日:2024-04-26

    申请号:CN202410338820.5

    申请日:2024-03-25

    Abstract: 本发明涉及一种功率器件封装结构及其制备方法,属于功率器件领域,用于改善封装工艺复杂以及寄生电阻、寄生电感过高的问题。该功率器件封装结构包括:引线框架,包括第一连接区,所述第一连接区内包括第一金属区和第二金属区;第一半导体器件,设置在所述第一连接区上,所述第一半导体器件的第一表面包括第一电极和第二电极,所述第一电极在垂直方向至少部分重合于第一金属区,所述第二电极在垂直方向至少部分重合于第二金属区;其中,所述第一电极电连接至第一金属区,所述第二电极电连接至第二金属区。本发明封装工艺简单,且可以有效降低寄生电阻和寄生电感。

    半导体级联结构和电子设备
    9.
    发明公开

    公开(公告)号:CN119892032A

    公开(公告)日:2025-04-25

    申请号:CN202411953640.4

    申请日:2024-12-27

    Abstract: 本发明提供的半导体级联结构和电子设备,涉及半导体技术领域,该半导体级联结构包括增强型晶体管、第一耗尽型晶体管、第二耗尽型晶体管和二极管,第一耗尽型晶体管的源极连接至增强型晶体管的漏极,第一耗尽型晶体管的源极和栅极之间具有寄生电容Cgs;第二耗尽型晶体管的源极连接至第一耗尽型晶体管的漏极,第二耗尽型晶体管的栅极连接至增强型晶体管的源极;二极管的阳极连接至第一耗尽型晶体管的栅极,阴极连接至增强型晶体管的源极。相较于现有技术,本发明能够降低cascode的饱和电流,提升其短路能力,同时由于采用耗尽型晶体管串接,并增加二极管的设置,使得整体器件可靠性不会恶化,导通电阻基本不变,不会影响器件性能。

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