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公开(公告)号：CN113206154A
公开(公告)日：2021-08-03
申请号：CN202110139503.7
申请日：2021-02-01
Applicant: 意法半导体股份有限公司
IPC: H01L29/78 , H01L29/06 , H01L29/10 , H01L21/336
Abstract: 本公开的实施例涉及具有减少接通电阻的竖直传导电子功率器件及制造工艺。一种竖直传导电子功率器件，包括：主体，由第一表面和第二表面界定并且具有半导体材料的外延层，以及衬底。外延层由主体的第一表面界定，并且衬底由主体的第二表面界定。外延层至少包含第一传导区域和第二传导区域，具有第一掺杂类型，以及多个在外延层内延伸的绝缘栅极区域。衬底具有至少一个硅化物区域，该硅化物区域从主体的第二表面开始朝向外延层延伸。
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公开(公告)号：CN110047929A
公开(公告)日：2019-07-23
申请号：CN201910033481.9
申请日：2019-01-14
Applicant: 意法半导体股份有限公司
IPC: H01L29/78 , H01L29/423 , H01L21/336
Abstract: 本公开涉及具有沟槽栅极的半导体电子器件及其制造方法。一种垂直导电半导体电子器件，包括：半导体本体；在半导体本体中的体区；在体区中的源极端子；与源极区域空间相对的漏极端子；以及穿过体区和源极区域延伸深入半导体本体的沟槽栅极。沟槽栅极包括掩埋在半导体本体中的多孔氧化硅的电介质区域，以及延伸在多孔氧化硅的电介质区域和第一侧之间的栅极导电区域。
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公开(公告)号：CN105097390B
公开(公告)日：2017-07-28
申请号：CN201510117059.3
申请日：2015-03-17
Applicant: 意法半导体股份有限公司
CPC classification number: H01J9/025 , G01K7/01 , H01J1/3044 , H01J21/10 , H01J21/105 , H01L29/12 , H01L29/66969 , H01L29/7827
Abstract: 本发明的各个实施例涉及集成真空微电子结构及其制造方法。描述了一种集成真空微电子结构(1)，该结构包括：高掺杂半导体衬底(11)；置于所述掺杂半导体衬底(11)上方的第一绝缘层(12)；置于所述第一绝缘层上方的第一导电层；置于所述第一导电上方的第二绝缘层(93)；形成于所述第一绝缘层和所述第二绝缘层(12,93)内的真空沟槽(19)，该真空沟槽(19)延伸至高掺杂半导体衬底(11)；置于所述真空沟槽上方的第二导电层(42)，其作为阴极；置于所述掺杂半导体衬底(11)下的第三金属层(22)，其作为阳极；将所述第二导电层(42)置于与所述真空沟槽(19)的上边缘(40)相邻，其中所述第一导电层被所述第二绝缘层的部分与所述真空沟槽(19)分隔开，并且该第一导电层与所述第二导电层(42)电接触。
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公开(公告)号：CN109585426A
公开(公告)日：2019-04-05
申请号：CN201811134253.2
申请日：2018-09-27
Applicant: 意法半导体股份有限公司
IPC: H01L23/64
Abstract: 本公开的实施例涉及高电压电容器、包括电容器的系统以及制造电容器的方法。在各种实施例中，本公开内容提供了电容器和形成电容器的方法。在一个实施例中，电容器包括衬底、衬底上的第一电极、第二电极和第一电介质层。第一电极的一部分暴露在接触区域中。第一电介质层包括第一电介质区域和第二电介质区域，第一电介质区域在第一电极和第二电极之间，第二电介质区域在第一电介质区域和接触区域之间。第二电介质区域与第一电介质区域相邻，并且第二电介质区域的表面限定第一电极和接触区域之间的表面路径。第二电介质区域具有多个沟槽，多个沟槽增加上述表面路径的空间延伸。
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公开(公告)号：CN108807366A
公开(公告)日：2018-11-13
申请号：CN201810326240.9
申请日：2018-04-12
Applicant: 意法半导体股份有限公司
Inventor： D·G·帕蒂
CPC classification number: H01L27/0251 , H01L29/1095 , H01L29/41766 , H01L29/66696 , H01L29/66734 , H01L29/7803 , H01L29/7809 , H01L29/7813 , H01L29/7815 , H01L27/0203 , H01L29/0603 , H01L29/0684
Abstract: 一种功率MOS器件，其中功率MOS晶体管具有耦合至电源节点的漏极端子、耦合至驱动节点的栅极端子以及耦合至负载节点的源极端子。检测MOS晶体管具有耦合至检测节点的漏极端子、耦合至驱动节点的栅极端子以及耦合至负载节点的源极端子。检测电阻器具有耦合至电源节点的第一端子以及耦合至检测节点的第二端子。
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Patent Agency Ranking
公开(公告)号：CN100539180C
公开(公告)日：2009-09-09
申请号：CN200580038918.4
申请日：2005-09-12
Applicant: 意法半导体股份有限公司
CPC classification number: H01L29/0615
Abstract: 可以有效地防止当必须实现集成器件的主结(P_tub 1，(P_tub2，…)的周界高压环扩展注入区(RHV)的中断时出现的不稳定性以及相关的缺点。通过非常简单的方法获得这个重要的结果：无论何时必须形成高压环扩展的中断(I)，不是实现为沿着周界注入区的普通垂直方向直穿过它，相反，窄中断限定为倾斜地穿过周界高压环扩展的宽度。在直中断的情况下，倾斜角α通常可以包括在30度和60度之间，并且更优选地是45度或者接近45度。无疑地，当实现周界高压环扩展区时，通过掩蔽窄中断以免掺杂剂注入来形成窄中断。
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公开(公告)号：CN116364714A
公开(公告)日：2023-06-30
申请号：CN202310285620.3
申请日：2018-04-12
Applicant: 意法半导体股份有限公司
Inventor： D·G·帕蒂
Abstract: 一种功率MOS器件，其中功率MOS晶体管具有耦合至电源节点的漏极端子、耦合至驱动节点的栅极端子以及耦合至负载节点的源极端子。检测MOS晶体管具有耦合至检测节点的漏极端子、耦合至驱动节点的栅极端子以及耦合至负载节点的源极端子。检测电阻器具有耦合至电源节点的第一端子以及耦合至检测节点的第二端子。
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公开(公告)号：CN114695260A
公开(公告)日：2022-07-01
申请号：CN202111637836.9
申请日：2021-12-29
Applicant: 意法半导体股份有限公司
Inventor： D·G·帕蒂
IPC: H01L21/8234 , H01L21/336 , H01L27/088 , H01L29/78
Abstract: 本公开的实施例涉及具有自对准栅极区和本体区的分裂栅沟道MOS晶体管。提出了一种用于制造集成器件的方法，该集成器件具有至少一个集成在半导体材料的裸片上的MOS晶体管。该方法包括形成具有对应场板和栅极区的一个或多个栅极沟槽。本体区通过沿着相对于所述裸片的前表面倾斜的一个或多个注入方向选择性地注入掺杂剂而形成。此外，提出了对应的集成器件和包括该集成器件的系统。
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公开(公告)号：CN107275171B
公开(公告)日：2019-05-03
申请号：CN201710581093.5
申请日：2015-03-17
Applicant: 意法半导体股份有限公司
Abstract: 本发明的各个实施例涉及集成真空微电子结构及其制造方法。描述了一种集成真空微电子结构，该结构包括：高掺杂半导体衬底；置于所述掺杂半导体衬底上方的第一绝缘层；置于所述第一绝缘层上方的第一导电层；置于所述第一导电上方的第二绝缘层；形成于所述第一绝缘层和所述第二绝缘层内的真空沟槽，该真空沟槽延伸至高掺杂半导体衬底；置于所述真空沟槽上方的第二导电层，其作为阴极；置于所述掺杂半导体衬底下的第三金属层，其作为阳极；将所述第二导电层置于与所述真空沟槽的上边缘相邻，其中所述第一导电层被所述第二绝缘层的部分与所述真空沟槽分隔开，并且该第一导电层与所述第二导电层电接触。
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公开(公告)号：CN101057335A
公开(公告)日：2007-10-17
申请号：CN200580038918.4
申请日：2005-09-12
Applicant: 意法半导体股份有限公司
CPC classification number: H01L29/0615
Abstract: 可以有效地防止当必须实现集成器件的主结(P_tub1，(P_tub2，...)的周界高压环扩展注入区(RHV)的中断时出现的不稳定性以及相关的缺点。通过非常简单的方法获得这个重要的结果：无论何时必须形成高压环扩展的中断(I)，不是实现为沿着周界注入区的普通垂直方向直穿过它，相反，窄中断限定为倾斜地穿过周界高压环扩展的宽度。在直中断的情况下，倾斜角α通常可以包括在30度和60度之间，并且更优选地是45度或者接近45度。无疑地，当实现周界高压环扩展区时，通过掩蔽窄中断以免掺杂剂注入来形成窄中断。
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