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公开(公告)号：CN116841955A
公开(公告)日：2023-10-03
申请号：CN202310811029.7
申请日：2023-07-03
Applicant: 成都华微电子科技股份有限公司
Abstract: FPGA硬核IP动态重配置接口电路，涉及集成电路技术，本发明包括：drp接口信号缓存寄存器(201)，输出反馈电路(202)，读写使能控制电路(203)，比较器电路(204)，地址译码电路(205)，SRMA阵列写控制电路(206)，SRMA阵列读控制电路(207)。本发明支持不同配置点大小需求的FPGA硬核IP。
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公开(公告)号：CN111858462B
公开(公告)日：2023-05-16
申请号：CN202010673562.8
申请日：2020-07-14
Applicant: 成都华微电子科技股份有限公司
Inventor： 刘云搏 , 丛伟林 , 段清华 , 耿林 , 刘洋 , 李显军 , 康蕾 , 陶琼 , 王玉嫣 , 孙海 , 阙小茜 , 何相龙 , 张英 , 于冬 , 王小波 , 刘义凯 , 王志超
IPC: G06F15/78
Abstract: 并列式FPGA，涉及集成电路，本发明包括至少一个并列式模块，所述并列式模块包括至少两列CFM模块，相邻两个CFM模块列之间至少有一列INF模块，各CFM模块通过布线资源与INF模块连接；所述CFM模块包括下述模块之一种或一种以上：输入输出模块、块状RAM存储模块、高带宽存储模块、高速串行接口、高速串行计算机扩展总线、数字信号处理模块、时钟管理模块、模数转换模块、数模转换模块、处理器模块、图像处理器模块。本发明可以根据FPGA的实际应用环境，在FPGA内部快速集成各种功能和面积存在差异的模块，同时将复杂的FPGA硬件设计和软件算法进行了简单化。
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公开(公告)号：CN115441855B
公开(公告)日：2025-04-18
申请号：CN202210991415.4
申请日：2022-08-18
Applicant: 成都华微电子科技股份有限公司
Abstract: 支持可测性设计的无毛刺多时钟切换电路，涉及集成电路技术，本发明包括一个时钟选择译码电路和N个并行的时钟信号支路，N为大于2的整数；所述时钟信号支路包括：一个选择器，一个复位处理器，一个多输入与门，一个同步器，一个支路D触发器，一个门控时钟模块；各时钟信号支路的旁路控制端连接到所有其他支路中多输入与门的一个旁路输入端，且每个旁路输入端仅与一个旁路控制端连接。本发明支持无毛刺时钟切换，本发明在时钟下降沿进行切换，由于负反馈的存在，保证同一时间只会有一个时钟打开。
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公开(公告)号：CN118447372A
公开(公告)日：2024-08-06
申请号：CN202410534990.0
申请日：2024-04-30
Applicant: 成都华微电子科技股份有限公司
IPC: G06V10/94 , G06V10/25 , G06V10/44 , G06V10/764 , G06V10/766 , G06V10/82
Abstract: 本发明提供一种无锚点解耦结构检测头的FPGA硬件实现方法，涉及目标检测深度学习算法技术领域，其主要步骤为：定义FPGA硬件计算单元每次处理的分块特征图大小，再将特征图划分为若干分块特征图；首先计算第一个分块特征图在各个通道的置信度最大值并保存；判断各个像素点是否存在大于置信度阈值的像素点，如果有则只需计算置信度大于阈值像素点的边界框，如果没有则计算下一个分块特征图，直到最后一个分块特征图；得到所有置信度大于置信度阈值的像素点后，进行非极大值抑制计算。本发明只对置信度大于阈值的像素点计算边界框，能降低计算量并提高实时性，只使用可编程逻辑资源实现非极大值抑制算法，能提高通用性和实时性。
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公开(公告)号：CN115441855A
公开(公告)日：2022-12-06
申请号：CN202210991415.4
申请日：2022-08-18
Applicant: 成都华微电子科技股份有限公司
Abstract: 支持可测性设计的无毛刺多时钟切换电路，涉及集成电路技术，本发明包括一个时钟选择译码电路和N个并行的时钟信号支路，N为大于2的整数；所述时钟信号支路包括：一个选择器，一个复位处理器，一个多输入与门，一个同步器，一个支路D触发器，一个门控时钟模块；各时钟信号支路的旁路控制端连接到所有其他支路中多输入与门的一个旁路输入端，且每个旁路输入端仅与一个旁路控制端连接。本发明支持无毛刺时钟切换，本发明在时钟下降沿进行切换，由于负反馈的存在，保证同一时间只会有一个时钟打开。
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公开(公告)号：CN115310391A
公开(公告)日：2022-11-08
申请号：CN202210962791.0
申请日：2022-08-11
Applicant: 成都华微电子科技股份有限公司
Abstract: FPGA配置控制系统、FPGA配置方法及FPGA芯片，系统包括：通用FPGA配置接口模块、JTAG接口模块、可配置参数化eFlash阵列、与JTAG接口模块和eFlash阵列连接的eFlash控制模块、与JTAG接口模块、通用FPGA配置接口模块连接的数据总线控制模块、与数据总线控制模块和eFlash控制模块连接的帧数据选择器、与帧数据选择器连接的可配置参数化的配置SRAM控制器，可配置参数化的配置SRAM控制器用于与FPGA芯片的FPGA可编程系统连接。既满足SRAM型FPGA的配置接口与配置控制功能，又满足eFlash型FPGA配置控制系统数据的非易失保存数据流的特性，两种配置路径相对独立，可通过不同配置来扩展兼容不同比特流大小、配置速度要求的FPGA。
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