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公开(公告)号：CN101410908A
公开(公告)日：2009-04-15
申请号：CN200780010510.5
申请日：2007-03-30
Applicant: 松下电器产业株式会社
IPC: G11C11/407 , G11C11/4076 , G11C11/4091 , G11C11/4099
CPC classification number: G11C11/4076 , G11C7/1051 , G11C7/1057 , G11C7/1063 , G11C7/1069 , G11C7/22 , G11C11/4093 , G11C11/4096 , G11C2207/2281
Abstract: 本发明提供一种半导体存储装置，其中包括：地址端子，其输入将存储器阵列中的存储数据读出的地址；时钟输入端子，其将输入时钟输入；数据输出端子，其对根据上述地址从存储器阵列读出的数据进行输出；和时钟输出端子，其对与上述输入时钟同步的输出时钟进行输出；上述时钟输出端子始终输出第一电压和第二电压中的一方，并且，仅在从上述数据输出端子输出了有效数据的情况下，使输出电压从第一电压迁移到第二电压，或从一方电压迁移到另一方电压。
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公开(公告)号：CN1945741B
公开(公告)日：2012-01-11
申请号：CN200610142126.8
申请日：2006-10-08
Applicant: 松下电器产业株式会社
CPC classification number: G11C7/1042 , G11C8/12 , G11C11/005
Abstract: 一种半导体存储装置。在同一存储器芯片(1)中具有多个存储器阵列(10、20)，在各存储器阵列中独立具有数据系统电路、地址系统电路和控制系统电路。另一方面，在各存储器阵列(10、20)间共有与芯片外部取得连接的数据端子(42)、地址端子(40)和控制端子(41)。经由被阵列选择信号ASEL(时钟)控制的3个信号选择电路MUX，将数据、地址和控制信号分配给各存储器阵列(10、20)。另外，在所述时钟的上升沿向一方的存储器阵列(10)供给信号，在下降沿向另一方的存储器阵列(20)供给信号。这样，在多个CPU使用多个存储器的系统中，当一个芯片中具有多个存储器阵列来集成存储器时，可以按照每个存储器阵列进行独立的动作，不需要CPU间的总线调停。
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公开(公告)号：CN101047029A
公开(公告)日：2007-10-03
申请号：CN200710091882.7
申请日：2007-03-28
Applicant: 松下电器产业株式会社
CPC classification number: G11C5/143
Abstract: 一种半导体存储器件，包括：电源电路，用于输出用于读出数据的电源电压；以及电源电路状态确定电路，用于确定电源电路的工作状态是否是可正常读出数据的状态。当所述电源电路状态确定电路确定工作状态是不可正常读出数据的状态时，抑制读出数据的输出。
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Patent Agency Ranking
公开(公告)号：CN1945741A
公开(公告)日：2007-04-11
申请号：CN200610142126.8
申请日：2006-10-08
Applicant: 松下电器产业株式会社
CPC classification number: G11C7/1042 , G11C8/12 , G11C11/005
Abstract: 一种半导体存储装置。在同一存储器芯片(1)中具有多个存储器阵列(10、20)，在各存储器阵列中独立具有数据系统电路、地址系统电路和控制系统电路。另一方面，在各存储器阵列(10、20)间共有与芯片外部取得连接的数据端子(42)、地址端子(40)和控制端子(41)。经由被阵列选择信号ASEL(时钟)控制的3个信号选择电路MUX，将数据、地址和控制信号分配给各存储器阵列(10、20)。另外，在所述时钟的上升沿向一方的存储器阵列(10)供给信号，在下降沿向另一方的存储器阵列(20)供给信号。这样，在多个CPU使用多个存储器的系统中，当一个芯片中具有多个存储器阵列来集成存储器时，可以按照每个存储器阵列进行独立的动作，不需要CPU间的总线调停。
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公开(公告)号：CN101047029B
公开(公告)日：2011-07-20
申请号：CN200710091882.7
申请日：2007-03-28
Applicant: 松下电器产业株式会社
CPC classification number: G11C5/143
Abstract: 一种半导体存储器件，包括：电源电路，用于输出用于读出数据的电源电压；以及电源电路状态确定电路，用于确定电源电路的工作状态是否是可正常读出数据的状态。当所述电源电路状态确定电路确定工作状态是不可正常读出数据的状态时，抑制读出数据的输出。
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公开(公告)号：CN101640064A
公开(公告)日：2010-02-03
申请号：CN200910159894.8
申请日：2009-07-16
Applicant: 松下电器产业株式会社
CPC classification number: G11C5/066 , G11C7/10 , G11C16/10 , G11C2216/30
Abstract: 本发明提供一种串行存储装置及信号处理系统，在与主控制器(10)之间通过串行通信收发指令、地址及数据的串行存储装置(20)中，基地址保持电路(26)保持成为有效地址计算的基准的基地址。基地址运算电路(25)基于基地址及由主控制器(10)所输入的地址来计算有效地址。据此，能够使串行存储装置的随机存取高速化。
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公开(公告)号：CN100382200C
公开(公告)日：2008-04-16
申请号：CN200410071459.7
申请日：2004-06-10
Applicant: 松下电器产业株式会社
CPC classification number: G11C16/105 , G06F12/0246 , G11C16/102
Abstract: 当时非易失性存储器的一个逻辑地址提供多个物理地址存储器时，时用于一个逻辑地址的写入操作搜寻在多个物理地址存储器中包括的空物理地址存储器，然后，将数据写入这个空物理地址存储器。对用于一个逻辑地址的读取操作，搜寻数据最终被写入的物理地址存储器，并读出该存储器的存储内容。结果，对一个逻辑地址采用简单的电路布置执行非易失性存储器的数据重写操作，而不执行擦除操作，并且不增加存储器的面积，而且也不将数据重写操作的总数限制到存储器技术规范所规定的数目。
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公开(公告)号：CN1574096A
公开(公告)日：2005-02-02
申请号：CN200410071459.7
申请日：2004-06-10
Applicant: 松下电器产业株式会社
CPC classification number: G11C16/105 , G06F12/0246 , G11C16/102
Abstract: 当对非易失性存储器的一个逻辑地址提供多个物理地址存储器时，对用于一个逻辑地址的写入操作搜寻在多个物理地址存储器中包括的空物理地址存储器，然后，将数据写入这个空物理地址存储器。对用于一个逻辑地址的读取操作，搜寻数据最终被写入的物理地址存储器，并读出该存储器的存储内容。结果，对一个逻辑地址采用简单的电路布置执行非易失性存储器的数据重写操作，而不执行擦除操作，并且不增加存储器的面积，而且也不将数据重写操作的总数限制到存储器技术规范所规定的数目。
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