公开(公告)号：CN101547367A

公开(公告)日：2009-09-30

申请号：CN200910128668.3

申请日：2009-03-20

Applicant: 株式会社瑞萨科技

Inventor： 植田浩司 ,  岩田宪一 ,  望月诚二

IPC: H04N7/26

CPC classification number: H04N19/12 ,  G06F9/50 ,  H04N19/436

Abstract: 本发明涉及一种数据处理装置、图像编码解码装置及数据处理系统。本发明提供一种在对图像编码解码装置频繁进行大量数据的初始设定时减轻外部CPU处理负担的技术。图像编码解码装置(数据处理装置)具有用于对多个图像处理模块(处理单元)进行初始设定的第一电路(103)和第二电路(102)，不直接从外部CPU接受被多个图像处理模块初始设定的信息，在第一电路设定来自CPU的用于进行初始设定的控制信息，第二电路利用设定于所述第一电路的控制信息从外部读入初始设定信息和该初始设定信息的设定目标信息，根据读入的设定目标信息向图像处理模块传送初始设定信息。CPU无需直接将被初始设定于多个图像处理模块的所有信息设置于图像编码解码装置，而且与利用DMA传送时一样，也无需由CPU设定传送源地址和传送目标地址。

公开(公告)号：CN101093577A

公开(公告)日：2007-12-26

申请号：CN200710091756.1

申请日：2007-04-09

Applicant: 株式会社瑞萨科技

Inventor： 细木浩二 ,  江浜真和 ,  中田启明 ,  岩田宪一 ,  望月诚二 ,  汤浅隆史 ,  小林幸史 ,  柴山哲也 ,  植田浩司 ,  升正树

IPC: G06T1/20 ,  G06F15/80

CPC classification number: G06F9/3885 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30087

Abstract: 本发明提供一种用处理器来进行图像处理的情况下的降低功率技术。为此，例如在指令的操作数中设有指定二维的源寄存器和目的寄存器的部分，具有在多个周期中使用多个源寄存器来执行运算、得到多个目的的单元。此外，在利用多个源寄存器花费多个周期来得到目的的指令中，将数据舍入运算器连接在流水线的最后一级上。通过这些结构，例如通过减少存取指令存储器的次数，来减少读出指令存储器时消耗的功率。

公开(公告)号：CN100562892C

公开(公告)日：2009-11-25

申请号：CN200710091756.1

申请日：2007-04-09

Applicant: 株式会社瑞萨科技

Inventor： 细木浩二 ,  江浜真和 ,  中田启明 ,  岩田宪一 ,  望月诚二 ,  汤浅隆史 ,  小林幸史 ,  柴山哲也 ,  植田浩司 ,  升正树

IPC: G06T1/20 ,  G06F15/80

CPC classification number: G06F9/3885 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30087

Abstract: 本发明提供一种用处理器来进行图像处理的情况下的降低功率技术。为此，例如在指令的操作数中设有指定二维的源寄存器和目的寄存器的部分，具有在多个周期中使用多个源寄存器来执行运算、得到多个目的的单元。此外，在利用多个源寄存器花费多个周期来得到目的的指令中，将数据舍入运算器连接在流水线的最后一级上。通过这些结构，例如通过减少存取指令存储器的次数，来减少读出指令存储器时消耗的功率。