公开(公告)号：CN101286125A

公开(公告)日：2008-10-15

申请号：CN200810092161.2

申请日：2008-04-10

Applicant: 株式会社瑞萨科技

Inventor： 汤浅隆史 ,  中田启明 ,  细木浩二 ,  江浜真和 ,  泉原史幸 ,  秋江一志

IPC: G06F11/00

CPC classification number: G06F11/0793 ,  G06F9/30054 ,  G06F9/3861 ,  G06F9/3885 ,  G06F9/4812 ,  G06F11/0721 ,  G06F2209/481

Abstract: 本发明提供一种不进行错误发生时的指令地址存储和错误处理结束后的执行指令恢复控制的附带协同处理器的微处理器。在处理器系统中，在由错误检测部检测出错误的情况下，错误检测部(120)向中断控制部(64)输出错误信号，中断控制部(64)将错误地址寄存器(61)的值和控制信号输出到程序计数器控制部(20)，将程序计数器(21)的值改写为错误地址寄存器(61)的值，由此实现基于错误中断处理的转移处理。在此，当检测出错误时，不进行存储错误发生时的程序计数器(21)的值的处理，不设置特定的存储寄存器以及错误处理执行后恢复到错误发生时的地址的控制电路。

公开(公告)号：CN101446890A

公开(公告)日：2009-06-03

申请号：CN200810179480.7

申请日：2008-11-28

Applicant: 株式会社瑞萨科技

Inventor： 中田启明 ,  汤浅隆史 ,  泉原史幸 ,  秋江一志 ,  木村基

IPC: G06F5/06

CPC classification number: H04L49/901 ,  H04L49/90

Abstract: 本发明提供一种流处理装置、流处理方法和数据处理系统。与数据流区分而另行准备控制用流，根据控制用流而先进行程序和参数的更新。在对流处理装置内的程序和参数进行存储的存储器中准备双缓存区域。还预先记载输入到控制用流中的数据流的位置，用于读出数据流的缓存器也进行多路化，从而先读出进行下一处理的数据流的起始部分。根据本发明，能够提供一种能够使连续地处理多个数据流时的处理性能提高的流处理装置。

公开(公告)号：CN101093577A

公开(公告)日：2007-12-26

申请号：CN200710091756.1

申请日：2007-04-09

Applicant: 株式会社瑞萨科技

Inventor： 细木浩二 ,  江浜真和 ,  中田启明 ,  岩田宪一 ,  望月诚二 ,  汤浅隆史 ,  小林幸史 ,  柴山哲也 ,  植田浩司 ,  升正树

IPC: G06T1/20 ,  G06F15/80

CPC classification number: G06F9/3885 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30087

Abstract: 本发明提供一种用处理器来进行图像处理的情况下的降低功率技术。为此，例如在指令的操作数中设有指定二维的源寄存器和目的寄存器的部分，具有在多个周期中使用多个源寄存器来执行运算、得到多个目的的单元。此外，在利用多个源寄存器花费多个周期来得到目的的指令中，将数据舍入运算器连接在流水线的最后一级上。通过这些结构，例如通过减少存取指令存储器的次数，来减少读出指令存储器时消耗的功率。

公开(公告)号：CN100562892C

公开(公告)日：2009-11-25

申请号：CN200710091756.1

申请日：2007-04-09

Applicant: 株式会社瑞萨科技

Inventor： 细木浩二 ,  江浜真和 ,  中田启明 ,  岩田宪一 ,  望月诚二 ,  汤浅隆史 ,  小林幸史 ,  柴山哲也 ,  植田浩司 ,  升正树

IPC: G06T1/20 ,  G06F15/80

CPC classification number: G06F9/3885 ,  G06F9/30014 ,  G06F9/30036 ,  G06F9/30087

Abstract: 本发明提供一种用处理器来进行图像处理的情况下的降低功率技术。为此，例如在指令的操作数中设有指定二维的源寄存器和目的寄存器的部分，具有在多个周期中使用多个源寄存器来执行运算、得到多个目的的单元。此外，在利用多个源寄存器花费多个周期来得到目的的指令中，将数据舍入运算器连接在流水线的最后一级上。通过这些结构，例如通过减少存取指令存储器的次数，来减少读出指令存储器时消耗的功率。

公开(公告)号：CN101202910A

公开(公告)日：2008-06-18

申请号：CN200710169860.8

申请日：2007-11-14

Applicant: 株式会社瑞萨科技

Inventor： 中田启明 ,  汤浅隆史 ,  泉原史幸 ,  秋江一志

IPC: H04N7/26 ,  H04N7/30

CPC classification number: H04N19/436 ,  H04N19/12 ,  H04N19/13 ,  H04N19/44 ,  H04N19/70

Abstract: 本发明涉及图像解码装置、图像编码装置和系统LSI。本发明的图像解码装置，与根据编码了的数据中包含的参数的种类选择码表或编码形式来使用的图像编码方法的解码对应，具备：比特流处理部，将编码了的数据的比特流变换为中间形式；以及图像处理部，将变换为中间形式的数据进行解码，并变换为图像数据，比特流处理部和图像处理部独立启动。在图像编码装置中，同样具备：图像处理部，将编码的图像数据变换为中间形式；比特流处理部，对变换为上述中间形式的数据进行编码，变换为比特流。由此实现低动作频率、低耗电的图像编解码处理。