公开(公告)号：CN1534426A

公开(公告)日：2004-10-06

申请号：CN200410003567.0

申请日：2004-01-30

Applicant: 株式会社瑞萨科技

Inventor： 首藤新一 ,  田村隆之 ,  熊原千明

IPC: G06F1/00 ,  G06F3/00

CPC classification number: G06F1/305

Abstract: 这里公开了一种半导体处理系统、例如卡式电子设备，它可以容易地应付由卡弹出时出现的电源切断所引起的错误。该半导体处理系统具有接口控制电路和处理电路，并当它插入一个外部设备、例如卡槽时从该外部设备接收操作电源。依据本发明的第一个方面，为了应付由卡弹出时出现的电源切断所引起的错误，在卡从卡槽弹出时，接口控制电路在来自卡槽的电源供给切断之前检测将从卡槽的一个预定端子断开连接的第一外部端子处发生的电位变化，随后命令有效的处理电路开始一个结束处理。在电源供给完全停止之前，半导体处理系统自己可以结束该处理。

公开(公告)号：CN1534684A

公开(公告)日：2004-10-06

申请号：CN200310123756.7

申请日：2003-12-24

Applicant: 株式会社瑞萨科技

Inventor： 饭田哲也 ,  金森贤树 ,  四方淳史 ,  田村隆之 ,  片山国弘

IPC: G11C16/06 ,  G11C7/00

CPC classification number: G06K19/07732 ,  G06K19/07

Abstract: 本发明提供一种实现高速数据传送同时保证包含非易失性存储器的卡型存储设备的兼容性的技术。也就是，在包含非易失性存储器的卡型存储设备中，提供多个数据端子，并且接口部件具有用于确定数据端子的电平的电路。多个数据端子的一些或全部与上拉电阻器相连，以上拉到电源电压。当确定电路确定与上拉电阻器相连的数据端子处于打开状态时，确定电路改变数据的总线宽度(位数)。

公开(公告)号：CN100505099C

公开(公告)日：2009-06-24

申请号：CN200310123756.7

申请日：2003-12-24

Applicant: 株式会社瑞萨科技

Inventor： 饭田哲也 ,  金森贤树 ,  四方淳史 ,  田村隆之 ,  片山国弘

IPC: G11C16/06 ,  G11C7/00

CPC classification number: G06K19/07732 ,  G06K19/07

Abstract: 本发明提供一种实现高速数据传送同时保证包含非易失性存储器的卡型存储设备的兼容性的技术。也就是，在包含非易失性存储器的卡型存储设备中，提供多个数据端子，并且接口部件具有用于确定数据端子的电平的电路。多个数据端子的一些或全部与上拉电阻器相连，以上拉到电源电压。当确定电路确定与上拉电阻器相连的数据端子处于打开状态时，确定电路改变数据的总线宽度(位数)。

公开(公告)号：CN1625781A

公开(公告)日：2005-06-08

申请号：CN02828939.0

申请日：2002-11-15

Applicant: 株式会社瑞萨科技 ,  日立超大规模集成电路系统株式会社

Inventor： 高濑贤顺 ,  吉田敬一 ,  堀井崇史 ,  野副敦史 ,  田村隆之 ,  藤泽友之 ,  松原谦

IPC: G11C16/06 ,  G06F12/00

CPC classification number: G06F12/0246 ,  G06F12/0893 ,  G06F2212/2022 ,  G06F2212/7203 ,  G11C16/06 ,  G11C16/10 ,  G11C16/26 ,  G11C2216/22

Abstract: 非易失性存储装置(1)具有非易失性存储单元(FARY0－FARY3)、缓冲单元(BMRY0－BMRY3)和一个控制单元(CNT)，并且控制单元能够根据所接收的指令控制外部与缓冲单元之间的第一存取操作和非易失性存储单元与缓冲单元之间的第二存取处理，其中两个指令彼此分别地从外部发出。该控制单元能够根据从外部发送的指令独立地执行对非易失性存储单元和缓冲单元的存取控制。因此，有可能根据从外部发出的指令与非易失性存储单元的擦除操作同步地设置下一个对缓冲单元的写入数据，或者以高速向缓冲单元输出一次读出存储信息，该速度与高速缓冲存储器的操作相同。结果，有可能减少用于从/向非易失性存储单元读出/写入数据的数据转移的辅助操作。