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公开(公告)号：CN1922616A
公开(公告)日：2007-02-28
申请号：CN200580005441.X
申请日：2005-01-19
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/20 , G11C16/22 , G11C2216/30
Abstract: 一种存储装置，包括卡控制器(4)，可重写非易失性存储器(5)和IC卡芯片(6)。该卡控制器能够响应从外部提供的预定命令，向外部输出响应对IC卡芯片的复位请求而从IC卡芯片输出的对复位信息的应答(ATR)、或表示闪存的擦除单位的信息。一种卡主机设备能够参照对复位信息的应答，请求该卡控制器改变IC卡芯片的工作速度、工作频率等。卡主机设备在将存储信息重写到非易失性存储器时，能够参照表示初始化单位的信息，并在向其提出写入请求之前传输数量与初始化单位相对应的写入数据。
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公开(公告)号：CN1536579A
公开(公告)日：2004-10-13
申请号：CN200410032520.7
申请日：2004-04-08
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/107 , G06F12/0246 , G06F2212/7201 , G06F2212/7205 , G11C16/16
Abstract: 本发明公开了一种确保高速数据写入操作的存储卡。该存储卡由可擦可编程非易失性存储器和控制电路构成。这种非易失性存储器的存储器阵列具有包括第一标志的擦除表，该标志指示出存储区在每个擦除单元内是否是空白区，控制电路在写有可擦除数据的存储器区数目变为常值时，执行预擦除控制，以便根据指示空白区的第一标志预先擦除存储区上的可擦除数据。由于预先对空白区执行擦除处理，因此使在利用空白存储器区实施数据写入处理之前插入擦除处理的必要性下降了，借此可提高数据写入存储卡的速度。
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公开(公告)号：CN1534684A
公开(公告)日：2004-10-06
申请号：CN200310123756.7
申请日：2003-12-24
Applicant: 株式会社瑞萨科技
CPC classification number: G06K19/07732 , G06K19/07
Abstract: 本发明提供一种实现高速数据传送同时保证包含非易失性存储器的卡型存储设备的兼容性的技术。也就是，在包含非易失性存储器的卡型存储设备中，提供多个数据端子，并且接口部件具有用于确定数据端子的电平的电路。多个数据端子的一些或全部与上拉电阻器相连，以上拉到电源电压。当确定电路确定与上拉电阻器相连的数据端子处于打开状态时，确定电路改变数据的总线宽度(位数)。
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公开(公告)号：CN100412893C
公开(公告)日：2008-08-20
申请号：CN02816358.3
申请日：2002-05-10
Applicant: 株式会社瑞萨科技
IPC: G06K19/07
CPC classification number: G06F13/1668
Abstract: 一种存储卡，其控制器3具有用于对由主机HT发送的命令进行解码的一个命令解码电路6、其中设置了所接收命令的有效性或无效性的一个命令使能寄存器8、以及一个命令检测信号产生电路7。其中，所述命令检测信号产生装置，用于根据命令解码电路6解码的结果以及由命令使能寄存器8设置的值来检测一个有效命令。如果所述命令使能寄存器8接收了一个有效设置命令，则命令检测信号产生电路7将向控制单元4提供一个检测信号，以便执行为每条命令所指定的处理。所述命令使能寄存器8接收一个无效设置命令，则不提供检测信号，并忽略该命令。
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公开(公告)号：CN101197191A
公开(公告)日：2008-06-11
申请号：CN200710148789.5
申请日：2002-05-08
Applicant: 株式会社瑞萨科技
IPC: G11C16/20
CPC classification number: G11C16/20
Abstract: 在一块存储卡1的初始化设置中，读出存储在一块闪存2中的闪存检查数据FD，将此数据FD与先前存储在ROM中的操作检查数据FD11进行比较，如果未检测出错误，将存储在ROM4a中的写入检查数据FD12写入闪存2，再次读取此数据并将其与ROM4a的写入检查数据比较。如果在这些数据的比较中未检测到任何错误，CPU判定闪存2正常。此外，如果在数据的比较中检测出错误，CPU将重置处理错误数据置入一个寄存器5a以将控制器3置为休眠模式。当在这一期间中接收到指令CMD，则再次执行数据比较。
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Patent Agency Ranking
公开(公告)号：CN100505099C
公开(公告)日：2009-06-24
申请号：CN200310123756.7
申请日：2003-12-24
Applicant: 株式会社瑞萨科技
CPC classification number: G06K19/07732 , G06K19/07
Abstract: 本发明提供一种实现高速数据传送同时保证包含非易失性存储器的卡型存储设备的兼容性的技术。也就是，在包含非易失性存储器的卡型存储设备中，提供多个数据端子，并且接口部件具有用于确定数据端子的电平的电路。多个数据端子的一些或全部与上拉电阻器相连，以上拉到电源电压。当确定电路确定与上拉电阻器相连的数据端子处于打开状态时，确定电路改变数据的总线宽度(位数)。
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公开(公告)号：CN100412894C
公开(公告)日：2008-08-20
申请号：CN02817898.X
申请日：2002-05-08
Applicant: 株式会社瑞萨科技
IPC: G06K19/07
CPC classification number: G11C16/20
Abstract: 在一块存储卡1的初始化设置中，读出存储在一块闪存2中的闪存检查数据FD，将此数据FD与先前存储在ROM中的操作检查数据FD11进行比较，如果未检测出错误，将存储在ROM4a中的写入检查数据FD12写入闪存2，再次读取此数据并将其与ROM4a的写入检查数据比较。如果在这些数据的比较中未检测到任何错误，CPU判定闪存2正常。此外，如果在数据的比较中检测出错误，CPU将重置处理错误数据置入一个寄存器5a以将控制器3置为休眠模式。当在这一期间中接收到指令CMD，则再次执行数据比较。
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公开(公告)号：CN1591685A
公开(公告)日：2005-03-09
申请号：CN200410033737.X
申请日：2004-04-09
Applicant: 株式会社瑞萨科技
IPC: G11C14/00
CPC classification number: G11C16/3495 , G06F12/0246 , G06F2212/1036 , G06F2212/7211 , G11C16/349
Abstract: 一种存储装置，具有可擦除和可写的非易失存储器和控制电路，其中控制电路能以规定的时间安排进行移位存储区的处理。通过将在数据相对不常重写的第一存储区中存储的数据写入未使用的第二存储区，并使已经写入数据的第二存储区作为已使用的区域代替第一存储区，从而完成移位处理。如上所述，因为该移位处理是要用其它存储区代替不常重写的存储区，所以能够防止在没有发生重写的存储区中由于干扰的累积冲击引起的数据混淆的风险。
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公开(公告)号：CN1554069A
公开(公告)日：2004-12-08
申请号：CN02817898.X
申请日：2002-05-08
Applicant: 株式会社瑞萨科技 , 日立超大规模集成电路系统株式会社
IPC: G06K19/07
CPC classification number: G11C16/20
Abstract: 在一块存储卡1的初始化设置中，读出存储在一块闪存2中的闪存检查数据FD，将此数据FD与先前存储在ROM中的操作检查数据FD11进行比较，如果未检测出错误，将存储在ROM4a中的写入检查数据FD12写入闪存2，再次读取此数据并将其与ROM4a的写入检查数据比较。如果在这些数据的比较中未检测到任何错误，CPU判定闪存2正常。此外，如果在数据的比较中检测出错误，CPU将重置处理错误数据置入一个寄存器5a以将控制器3置为休眠模式。当在这一期间中接收到指令CMD，则再次执行数据比较。
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公开(公告)号：CN1545680A
公开(公告)日：2004-11-10
申请号：CN02816358.3
申请日：2002-05-10
Applicant: 株式会社瑞萨科技
IPC: G06K19/07
CPC classification number: G06F13/1668
Abstract: 一种存储卡，其控制器3具有用于对由主机HT发送的命令进行解码的一个命令解码电路6、其中设置了所接收命令的有效性或无效性的一个命令使能寄存器8以及一个命令检测信号产生电路7。其中，所述命令检测信号产生装置，用于根据命令解码电路6解码的结果以及由命令使能寄存器8设置的值来检测一个有效命令。如果所述命令使能寄存器8接收了一个有效设置命令，则命令检测信号产生电路7将向控制单元4提供一个检测信号，以便执行为每条命令所指定的处理。所述命令使能寄存器8接收一个无效设置命令，则不提供检测信号，并忽略该命令。
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