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公开(公告)号：CN1536579A
公开(公告)日：2004-10-13
申请号：CN200410032520.7
申请日：2004-04-08
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/107 , G06F12/0246 , G06F2212/7201 , G06F2212/7205 , G11C16/16
Abstract: 本发明公开了一种确保高速数据写入操作的存储卡。该存储卡由可擦可编程非易失性存储器和控制电路构成。这种非易失性存储器的存储器阵列具有包括第一标志的擦除表，该标志指示出存储区在每个擦除单元内是否是空白区，控制电路在写有可擦除数据的存储器区数目变为常值时，执行预擦除控制，以便根据指示空白区的第一标志预先擦除存储区上的可擦除数据。由于预先对空白区执行擦除处理，因此使在利用空白存储器区实施数据写入处理之前插入擦除处理的必要性下降了，借此可提高数据写入存储卡的速度。
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Patent Agency Ranking
公开(公告)号：CN101197191A
公开(公告)日：2008-06-11
申请号：CN200710148789.5
申请日：2002-05-08
Applicant: 株式会社瑞萨科技
IPC: G11C16/20
CPC classification number: G11C16/20
Abstract: 在一块存储卡1的初始化设置中，读出存储在一块闪存2中的闪存检查数据FD，将此数据FD与先前存储在ROM中的操作检查数据FD11进行比较，如果未检测出错误，将存储在ROM4a中的写入检查数据FD12写入闪存2，再次读取此数据并将其与ROM4a的写入检查数据比较。如果在这些数据的比较中未检测到任何错误，CPU判定闪存2正常。此外，如果在数据的比较中检测出错误，CPU将重置处理错误数据置入一个寄存器5a以将控制器3置为休眠模式。当在这一期间中接收到指令CMD，则再次执行数据比较。
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公开(公告)号：CN100412894C
公开(公告)日：2008-08-20
申请号：CN02817898.X
申请日：2002-05-08
Applicant: 株式会社瑞萨科技
IPC: G06K19/07
CPC classification number: G11C16/20
Abstract: 在一块存储卡1的初始化设置中，读出存储在一块闪存2中的闪存检查数据FD，将此数据FD与先前存储在ROM中的操作检查数据FD11进行比较，如果未检测出错误，将存储在ROM4a中的写入检查数据FD12写入闪存2，再次读取此数据并将其与ROM4a的写入检查数据比较。如果在这些数据的比较中未检测到任何错误，CPU判定闪存2正常。此外，如果在数据的比较中检测出错误，CPU将重置处理错误数据置入一个寄存器5a以将控制器3置为休眠模式。当在这一期间中接收到指令CMD，则再次执行数据比较。
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公开(公告)号：CN1591685A
公开(公告)日：2005-03-09
申请号：CN200410033737.X
申请日：2004-04-09
Applicant: 株式会社瑞萨科技
IPC: G11C14/00
CPC classification number: G11C16/3495 , G06F12/0246 , G06F2212/1036 , G06F2212/7211 , G11C16/349
Abstract: 一种存储装置，具有可擦除和可写的非易失存储器和控制电路，其中控制电路能以规定的时间安排进行移位存储区的处理。通过将在数据相对不常重写的第一存储区中存储的数据写入未使用的第二存储区，并使已经写入数据的第二存储区作为已使用的区域代替第一存储区，从而完成移位处理。如上所述，因为该移位处理是要用其它存储区代替不常重写的存储区，所以能够防止在没有发生重写的存储区中由于干扰的累积冲击引起的数据混淆的风险。
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公开(公告)号：CN1554069A
公开(公告)日：2004-12-08
申请号：CN02817898.X
申请日：2002-05-08
Applicant: 株式会社瑞萨科技 , 日立超大规模集成电路系统株式会社
IPC: G06K19/07
CPC classification number: G11C16/20
Abstract: 在一块存储卡1的初始化设置中，读出存储在一块闪存2中的闪存检查数据FD，将此数据FD与先前存储在ROM中的操作检查数据FD11进行比较，如果未检测出错误，将存储在ROM4a中的写入检查数据FD12写入闪存2，再次读取此数据并将其与ROM4a的写入检查数据比较。如果在这些数据的比较中未检测到任何错误，CPU判定闪存2正常。此外，如果在数据的比较中检测出错误，CPU将重置处理错误数据置入一个寄存器5a以将控制器3置为休眠模式。当在这一期间中接收到指令CMD，则再次执行数据比较。
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公开(公告)号：CN1677571A
公开(公告)日：2005-10-05
申请号：CN200510054740.4
申请日：2005-03-11
Applicant: 株式会社瑞萨科技
CPC classification number: G11C16/105 , G06F11/1441
Abstract: 本发明涉及抑制由重写处理期间的断电造成的数据丢失，并涉及缩短进行耗尽检查所需的时间。一种非易失性存储设备包括可重写非易失性存储器和卡控制器。该非易失性存储器具有与逻辑地址相对应的物理地址区和保存区。响应于对所需逻辑地址的数据重写指令，卡控制器将与该逻辑地址相对应的预定物理地址区中的数据存储到保存区，并重写该物理地址区中存储的数据。当物理地址区的重写不完全时，卡控制器利用保存区中存储的数据来重写物理地址区中的数据。因而，利用数据备份可以抑制由断电造成的数据丢失，并且足以在保存区和物理地址区这两个地方进行耗尽检查。
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