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公开(公告)号：CN119855199A
公开(公告)日：2025-04-18
申请号：CN202510347753.8
申请日：2025-03-24
Applicant: 泰科天润半导体科技(北京)有限公司
Abstract: 本发明提供了一种半超结高可靠平面栅碳化硅VDMOS及制备方法，所述方法包括：在碳化硅衬底下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外延生长，形成第一漂移区；形成阻挡层，刻蚀，离子注入，形成柱区；去除阻挡层，在第一漂移区上外延生长，形成第二漂移区，漂移层包括第一漂移区以及第二漂移区；形成阻挡层，刻蚀，离子注入，形成第一P型阱区、凸起部、第二P型阱区、N型源区及肖特基区；重新形成阻挡层，刻蚀，淀积，形成栅极介质层；重新形成阻挡层，刻蚀，淀积金属，形成栅极金属层；重新形成阻挡层，刻蚀，淀积金属，形成源极金属层，去除阻挡层，完成制备，在反向耐压时能提供双重保护，从而提高器件的可靠性。
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公开(公告)号：CN119855187A
公开(公告)日：2025-04-18
申请号：CN202510329136.5
申请日：2025-03-20
Applicant: 泰科天润半导体科技(北京)有限公司
Abstract: 本发明提供了一种左右屏蔽沟槽栅碳化硅VDMOS及制备方法，所述方法包括：在碳化硅衬底下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外延生长，形成漂移层；在漂移层上方形成阻挡层，刻蚀，离子注入，形成P型源区、低阻区、P型阱区及N型源区；重新形成阻挡层，刻蚀，形成第一凹槽，淀积，形成绝缘介质层；重新形成阻挡层，刻蚀，淀积金属，形成第一栅极金属层以及第二栅极金属层；重新形成阻挡层，刻蚀，淀积金属，形成第一源极金属层；重新形成阻挡层，刻蚀阻挡层形成通孔，并刻蚀低阻区、P型源区以及N型源区，淀积金属，形成第二源极金属层，去除阻挡层，完成制备，通过对屏蔽栅结构的设计改进，降低了器件的导通电阻。
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公开(公告)号：CN119789457A
公开(公告)日：2025-04-08
申请号：CN202510267494.8
申请日：2025-03-07
Applicant: 泰科天润半导体科技(北京)有限公司
Abstract: 本发明提供了一种高耐压场板终端平面栅碳化硅VDMOS及制备方法，所述方法包括：在碳化硅衬底下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外延生长，形成漂移层；形成阻挡层，刻蚀，离子注入，形成P型区、第一N型区、第二N型区、P型阱区及N型源区；重新形成阻挡层，刻蚀，淀积，形成栅极介质层；重新形成阻挡层，刻蚀，淀积金属，形成栅极金属层；重新形成阻挡层，刻蚀，淀积金属，形成源极金属层；重新形成阻挡层，刻蚀阻挡层形成通孔，淀积，形成绝缘介质层；重新形成阻挡层，刻蚀阻挡层形成通孔，淀积金属，形成场板金属层；去除阻挡层，完成制备，在不影响器件导通特性的基础上提高器件的终端耐压能力。
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公开(公告)号：CN119403154A
公开(公告)日：2025-02-07
申请号：CN202411517523.3
申请日：2024-10-29
Applicant: 泰科天润半导体科技(北京)有限公司
Abstract: 本发明提供了一种高耐漏极电压冲击的碳化硅VDMOS及制备方法，在带漏极金属层的碳化硅衬底上外延生长一第一漂移区；均流层，第二漂移区，漂移层包括第一漂移区以及第二漂移区；形成阻挡层，刻蚀，离子注入，形成多个均匀间隔的掩蔽层，P型阱区，N型源区，N型区域，重新形成阻挡层，刻蚀，氧化形成绝缘介质层；淀积金属，形成栅极金属层，重新形成阻挡层，刻蚀，淀积金属，形成源极金属层；去除阻挡层，完成制备；提高器件耐漏极电压冲击的可靠性，并降低了器件的栅源电容，提高了器件的开关速度，降低器件的开关损耗，与此同时可以降低器件的体二极管导通损耗、提高器件的反向恢复速度。
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公开(公告)号：CN118841327A
公开(公告)日：2024-10-25
申请号：CN202410996035.9
申请日：2024-07-24
Applicant: 泰科天润半导体科技(北京)有限公司
IPC: H01L21/336 , H01L21/28 , H01L29/78 , H01L29/06 , H01L29/417
Abstract: 本发明提供了一种分离电流通路的平面栅碳化硅VDMOS的制备方法，包括在碳化硅衬底下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外延生长，形成漂移层；形成阻挡层，刻蚀，向漂移层进行离子注入，形成分流区、阻挡区、阱区以及突起部；去除原阻挡层，重新形成阻挡层，刻蚀，向阱区进行离子注入，形成N型源区及P型源区；去除原阻挡层，重新形成阻挡层，刻蚀阻挡层，形成通孔，淀积绝缘介质，形成栅介质层；去除原阻挡层，重新形成阻挡层，刻蚀阻挡层，形成通孔，淀积金属，形成栅极金属层及源极金属层，通过对器件的结构设计提高器件的UIS抗性，以提高器件抗雪崩击穿能力，并抑制漏极电压尖峰对器件栅极介质的冲击。
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Patent Agency Ranking
公开(公告)号：CN118692954A
公开(公告)日：2024-09-24
申请号：CN202410749317.9
申请日：2024-06-12
Applicant: 泰科天润半导体科技(北京)有限公司
IPC: H01L21/67
Abstract: 本发明提供一种晶圆激光标记方法，包括：获取晶圆信息以及晶圆内各个晶粒的位置信息；根据晶圆信息以及位置信息生成晶粒的标识信息码；按照晶圆测试mapping设置对准点、信息码分布和步进信息，形成曝光文件；根据曝光文件对晶圆或者晶圆上的薄膜进行曝光操作；完成后对晶圆或者晶圆上的薄膜进行蚀刻，使得光刻胶的图像转移到晶圆或者晶圆上的薄膜上；使得各个晶粒即使在封装测试甚至长时间使用后仍可以对其晶圆ID以及晶圆中的位置进行定位追溯。
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公开(公告)号：CN118507352A
公开(公告)日：2024-08-16
申请号：CN202410669142.0
申请日：2024-05-28
Applicant: 泰科天润半导体科技(北京)有限公司
IPC: H01L21/336 , H01L29/423 , H01L29/16
Abstract: 本发明提供了一种电流分布均匀的碳化硅UMOS器件的制备方法，包括：在碳化硅衬底下侧面淀积金属，形成漏极金属层；在碳化硅衬底上侧面外延生长形成漂移层；对漂移层进行离子注入，形成均流层、均流层、P型源区以及N型源区；重新形成阻挡层，刻蚀阻挡层，形成通孔，并对N型源区以及P型阱区采用湿式化学溶液进行刻蚀，形成凹槽；重新形成阻挡层，刻蚀，进行干氧氧化形成栅介质层，所述栅介质层内设有沟槽；重新形成阻挡层，刻蚀，淀积金属，形成栅极金属层；重新形成阻挡层，刻蚀，淀积金属，形成源极金属层，构建了均流层，将沿着栅极介质层从上到下的电流构建横向低阻通路，让电流在器件内部分布更均匀，降低器件导通电阻。
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公开(公告)号：CN115083919A
公开(公告)日：2022-09-20
申请号：CN202211003443.7
申请日：2022-08-22
Applicant: 泰科天润半导体科技(北京)有限公司
IPC: H01L21/336 , H01L29/10
Abstract: 本发明提供了一种增加耐压能力的碳化硅MOSFET的制造方法，在碳化硅衬底的隔离区上生长阻挡层，并对阻挡层蚀刻形成通孔，通过通孔对隔离区进行离子注入，形成导电沟道区；重新生长阻挡层，并对阻挡层蚀刻形成通孔，通过通孔对隔离区进行离子注入，以形成漏极源区和源极源区；在漏极源区和源极源区上分别淀积形成漏极金属层和源极金属层；重新生长阻挡层，并对阻挡层蚀刻形成通孔，氧化形成绝缘层；重新生长阻挡层，并对阻挡层蚀刻形成通孔，并进行刻蚀形成栅极金属淀积区；重新生长阻挡层，并对阻挡层蚀刻形成通孔，在栅极金属淀积区淀积，形成栅极金属层，清除所有阻挡层，可以在较小的面积上实现SiC LDMOSFET的耐压能力提高。
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公开(公告)号：CN107093548B
公开(公告)日：2019-09-03
申请号：CN201710261302.8
申请日：2017-04-20
Applicant: 泰科天润半导体科技(北京)有限公司
Abstract: 一种制备SiC基MOS器件栅介质薄膜的方法，包括以下步骤：a.对SiC衬底进行清洗；b.通过化学反应、化学气相沉积或物理气相沉积在SiC衬底上沉积SixNy薄膜；c.通过化学气相沉积或物理气相沉积在SixNy薄膜(或直接在SiC衬底上)上沉积Si薄膜；d.通过低温氧化/或氧气退火的方法，将Si薄膜氧化为SiO2薄膜；e.对通过上述步骤生成的SixNy/SiO2和SiO2栅介质层进行退火并冷却；f.在栅介质层溅射或蒸镀金属电极，形成MOS器件结构。
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公开(公告)号：CN109686792A
公开(公告)日：2019-04-26
申请号：CN201910096821.2
申请日：2019-01-31
Applicant: 泰科天润半导体科技(北京)有限公司
IPC: H01L29/78 , H01L29/423 , H01L29/16 , H01L29/10 , H01L29/06 , H01L21/336
CPC classification number: H01L29/7802 , H01L29/0615 , H01L29/1033 , H01L29/1608 , H01L29/42356 , H01L29/66719
Abstract: 本发明涉及半导体领域，提供一种常关型SiC基DMOSFET器件及其制备方法，包括SiC外延材料基片、2D高迁移率电传输层、p well区、p+型超短沟道层、n++型掺杂区、p++型掺杂区、栅介质、栅电极接触、源电极接触、漏电极接触、绝缘物质层与pad金属层，SiC外延材料基片包括n++型衬底基片、n+型缓冲层与n-型漂移层，n+型缓冲层位于n++型衬底基片的上表面，n-型漂移层位于n+型缓冲层的上表面；2D高迁移率电传输层位于n-型漂移层的上表面，p well区设于此两层之间，分裂的栅电极接触位于栅介质的上表面，源电极接触位于n++型掺杂区与p++型掺杂区的上表面，漏电极接触位于n++型衬底基片的下表面。本发明的优点用于降低SiC基DMOSFET器件的沟道电阻与米勒电荷，从而提高其高频优值。
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