SONOS存储单元及其制备方法和控制方法、存储器

    公开(公告)号:CN118765114A

    公开(公告)日:2024-10-11

    申请号:CN202411035435.X

    申请日:2024-07-30

    Abstract: 本申请公开了一种SONOS存储单元及其制备方法和控制方法、一种存储器,涉及半导体集成电路领域,该SONOS存储单元包括一个晶体管;该晶体管的栅极结构位于第一型掺杂阱上,包括相对接触的栅氧化层和ONO叠层以及覆盖栅氧化层和ONO叠层的多晶硅层,ONO叠层包括层叠的第一氧化层、第二氮化层和第三氧化层;该晶体管中第二型掺杂的两个源漏区位于第一型掺杂阱内且对应栅极结构两侧;该晶体管的栅极与多晶硅层电连接,第一极和第二极分别与一个源漏区电连接;相当于将传统2T SONOS存储单元中的选择管和存储管合二为一,从而大大减小SONOS存储单元的面积,降低SONOS存储单元的成本,提高SONOS存储单元的集成度。

    Nor flash擦除干扰纠正方法及装置

    公开(公告)号:CN112000290B

    公开(公告)日:2023-11-24

    申请号:CN202010849632.0

    申请日:2020-08-21

    Abstract: 本发明提供一种Nor flash擦除干扰纠正方法和装置。包括:在闪存芯片的上电信号处于上电复位信号的情况下,在M次对物理存储阵列中的非易失闪存Nor flash阵列块进行块擦除操作时,对所有Nor flash阵列块进行擦除干扰确认与纠正。在剩余的N‑M次对物理存储阵列中的非易失闪存Nor flash阵列块进行块擦除操作时,对选中的物理存储阵列中的Nor flash阵列块进行擦除干扰确认与纠正。在本方案中,对所有Nor flash阵列块进行至少M次擦除干扰确认与纠正,在剩余的N‑M次中,每一次都对选中的Nor flash阵列块进行干扰确认与纠正。以减少整体擦除操作的耗时和功耗,且能够避免存储的数据被改写。

    一种存储器的编程方法及存储器
    3.
    发明公开

    公开(公告)号:CN112863580A

    公开(公告)日:2021-05-28

    申请号:CN202110088882.1

    申请日:2021-01-22

    Abstract: 本发明提供一种存储器的编程方法及存储器,该方法包括:在对选中的存储单元进行编程的过程中,利用限流电路调节选中的存储单元漏端和源端的电流;根据调节后的存储单元漏端和源端的电流,对选中的存储单元进行编程。在本方案中,不需要片上高压电荷泵提供很大的编程电流,通过限流电路调节选中的存储单元漏端和源端的电流,以对选中的存储单元进行编程,能够减少存储器的芯片的面积,且能够减少存储器编程的功耗。

    一种闪存芯片以及存储电路的控制方法

    公开(公告)号:CN118629449A

    公开(公告)日:2024-09-10

    申请号:CN202410692486.3

    申请日:2024-05-30

    Inventor: 叶谦 方志雄

    Abstract: 本申请提供一种闪存芯片,可应用于电路技术领域,包括存储电路以及外围电路,存储电路包括多个存储单元,多个存储单元呈行列排布,每一列存储单元的第一极共同连接至对应的第一位线,每一列存储单元的第二极共同连接至对应的第二位线,外围电路用于产生控制信号,并且根据所述控制信号控制每个所述第一位线以及每个所述第二位线的电压,本申请中可以将每列存储单元的第二极共同连接至对应的第二位线,然后可以根据产生的控制信号控制第二位线的电压,即可实现控制第二位线的电压均为零或控制部分第二位线的电压为零或控制第二位线的电压均不为零,从而可以实现存储电路的不同访问方式,无需重新设计以及重新流片,降低芯片生成的成本。

    Nor flash擦除干扰纠正方法及装置

    公开(公告)号:CN111627484A

    公开(公告)日:2020-09-04

    申请号:CN202010473665.X

    申请日:2020-05-29

    Abstract: 本发明提供一种Nor flash擦除干扰纠正方法及装置,通过在对选中的Nor flash阵列块进行块擦除操作的过程中,只在判断设定Nor flash阵列块的操作满足干扰确认条件的情况下对同一物理阵列内所有Nor flash阵列块进行干扰确认与纠正;或基于块擦除操作中的循环流程所对应的循环次数确定进行干扰确认与纠正的Nor flash阵列块;或者基于计数器对芯片或系统中某一时钟的计数结果确定进行干扰确认与纠正的Nor flash阵列块;或基于物理存储的某一Nor flash阵列块的块地址,每一次块擦除操作仅对一个Nor flash阵列块进行干扰确认与纠正。采用上述方式,可以避免在每一次块擦除操作中对同一物理阵列内所有剩余Nor flash阵列块进行干扰确认与纠正,从而实现降低擦除干扰确认和纠正的时间及降低功耗的目的。

    一种eflash位线驱动电路及存储芯片

    公开(公告)号:CN117995243A

    公开(公告)日:2024-05-07

    申请号:CN202410258191.5

    申请日:2024-03-06

    Abstract: 本申请公开了一种eflash位线驱动电路以及存储芯片,可用于半导体技术领域,该电路包括第一PMOS管、第二PMOS管以及6管静态随机存取存储器SRAM;第一PMOS管的源极连接数字电压电源;第二PMOS管的源极连接第一电压电源;6管静态随机存取存储器SRAM包括两个源极相连的PMOS管,第一PMOS管的漏极和第二PMOS管的漏极均连接6管静态随机存取存储器SRAM中PMOS管的源极。由此,本申请实施例提供的eflash位线驱动电路可以同时实现SRAM和level shifter的功能,能够有效减小版图面积,从而使存储芯片的面积得以减小。

    Nor flash过擦除的修复方法及Nor flash存储阵列

    公开(公告)号:CN112908404A

    公开(公告)日:2021-06-04

    申请号:CN202110087797.3

    申请日:2021-01-22

    Abstract: 本发明提供一种Nor flash过擦除的修复方法和Nor flash存储阵列,该方法包括:在对选中的Nor flash阵列块进行块擦除修复操作的过程中,利用限流电路调节被修复Nor flash阵列块漏端和源端的电流;根据调节后的Nor flash阵列块漏端和源端的电流,对选中的Nor flash阵列块进行过擦除修复。在本方案中,通过限流电路调节Nor flash阵列块漏端和源端的电流,以对选中的Nor flash阵列块进行过擦除修复,可以同时批量对多个选中的Nor flash阵列块进行过擦除修复,从而提高对多个Nor flash阵列块进行过擦除修复的修复效率。

    Nor flash擦除干扰纠正方法及装置

    公开(公告)号:CN112000290A

    公开(公告)日:2020-11-27

    申请号:CN202010849632.0

    申请日:2020-08-21

    Abstract: 本发明提供一种Nor flash擦除干扰纠正方法和装置。包括:在闪存芯片的上电信号处于上电复位信号的情况下,在M次对物理存储阵列中的非易失闪存Nor flash阵列块进行块擦除操作时,对所有Nor flash阵列块进行擦除干扰确认与纠正。在剩余的N-M次对物理存储阵列中的非易失闪存Nor flash阵列块进行块擦除操作时,对选中的物理存储阵列中的Nor flash阵列块进行擦除干扰确认与纠正。在本方案中,对所有Nor flash阵列块进行至少M次擦除干扰确认与纠正,在剩余的N-M次中,每一次都对选中的Nor flash阵列块进行干扰确认与纠正。以减少整体擦除操作的耗时和功耗,且能够避免存储的数据被改写。

    一种阈值电压调节方法
    9.
    发明公开

    公开(公告)号:CN110610739A

    公开(公告)日:2019-12-24

    申请号:CN201910876123.4

    申请日:2019-09-17

    Abstract: 本申请提供一种阈值电压调节方法,包括用于将闪存单元的阈值电压调节至目标值,通过预设初始编程(或擦除)电压,将阈值电压调到大于(或小于)目标值的状态,然后进行逐次擦除(或编程)操作,通过计算擦除(或编程)脉冲的幅度和宽度,进行多次擦除(或编程)操作,使得闪存单元的阈值电压逐渐接近目标值,达到将阈值电压调节到目标值的目的。由于后续的擦除(或编程)操作采用的擦除(或编程)电压脉冲幅度和脉冲宽度都是依据前一次擦除(或编程)后的阈值电压与目标值的差值进行计算得到的,从而使得阈值电压能够按照一定规律逐渐靠近目标值,进而达到目标值。

    一种SONOS闪存控制器系统、电子设备和编程方法

    公开(公告)号:CN118658509A

    公开(公告)日:2024-09-17

    申请号:CN202410851730.6

    申请日:2024-06-27

    Inventor: 叶谦 杨雪梅

    Abstract: 本申请公开了一种SONOS闪存控制器系统、电子设备和编程方法,涉及半导体集成电路技术领域,减小了该系统中译码电路的面积。该系统包括控制器、闪存和译码电路;闪存包括m×n个SONOS闪存单元;SONOS闪存单元包括选择管和一个存储管;m×n个存储管排列成一个m行n列的阵列,m≥1,n≥2;第i+1行的n个存储管的栅极相连形成一根字线,第j+1列的m个存储管的漏极相连形成一根位线;第j+1列的m个存储管的源极相连形成一根源线;i=0,1,…,m‑1;j=0,1,…,n‑1;每根字线、位线、源线各连接一个选择管,每个选择管均由一个译码电路控制其导通和关断;在闪存编程时,每根源线连接的选择管均关断。

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