公开(公告)号：CN104934434A

公开(公告)日：2015-09-23

申请号：CN201510122287.X

申请日：2015-03-19

Applicant: 瑞萨电子株式会社

Inventor： 有金刚 ,  久本大 ,  冈田大介

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L21/76224 ,  H01L21/76229 ,  H01L29/40117 ,  H01L29/42344 ,  H01L29/66545 ,  H01L29/66833 ,  H01L29/792

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。存储器栅极由第一存储器栅极和第二存储器栅极形成，该第一存储器栅极包括由第二绝缘膜和第一存储器栅极电极制成的第二栅极绝缘膜，该第二存储器栅极包括由第三绝缘膜和第二存储器栅极电极制成的第三栅极绝缘膜。此外，第二存储器栅极电极的下表面在水平高度上位于低于第一存储器栅极电极的下表面。结果，在擦除操作期间，电场集中在第一存储器栅极电极的定位更靠近选择栅极和半导体衬底的角部上，并且集中在第二存储器栅极电极的定位更靠近第一存储器栅极和半导体衬底的角部上。这使得易于将空穴注入到第二和第三绝缘膜中的每一个中。

公开(公告)号：CN103545317A

公开(公告)日：2014-01-29

申请号：CN201310285905.3

申请日：2013-07-09

Applicant: 瑞萨电子株式会社

Inventor： 有金刚 ,  久本大 ,  奥山裕 ,  桥本孝司 ,  冈田大介

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L29/792 ,  H01L27/11568 ,  H01L29/42344 ,  H01L29/66833

Abstract: 本发明提供了一种半导体器件及其制造方法。当通过缩小存储器单元而减小隔离区的宽度，以减小在存储器单元和相邻存储器单元之间的距离时，被注入到存储器单元的电荷存储膜中的电子或空穴扩散到位于隔离区上方的电荷存储膜的部分中，从而彼此相互干扰，并且可能损害存储器单元的可靠性。在半导体器件中，存储器单元的电荷存储膜延伸至位于相邻存储器单元之间的隔离区。隔离区中的电荷存储膜的有效长度大于隔离区的宽度。这里，有效长度指示位于隔离区上方且没有存储电荷的电荷存储膜的区域的长度。

公开(公告)号：CN104681598B

公开(公告)日：2019-12-10

申请号：CN201410688132.8

申请日：2014-11-25

Applicant: 瑞萨电子株式会社

Inventor： 有金刚 ,  冈田大介 ,  久本大

IPC: H01L29/423 ,  H01L29/51 ,  H01L27/11565 ,  H01L27/11573 ,  H01L27/11568 ,  H01L29/792 ,  H01L21/28 ,  H01L21/336

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。本发明提供了一种特性得到改进的具有非易失性存储器的半导体器件。在半导体器件中，非易失性存储器在控制栅极电极部与存储器栅极电极部之间具有高k绝缘膜(高介电常数膜)，而外围电路区域的晶体管具有高k/金属构造。布置在控制栅极电极部与存储器栅极电极部之间的高k绝缘膜，缓和了在存储器栅极电极部的在控制栅极电极部之侧的端部(角部)处的电场强度。这使得减少了电荷在电荷积累部(氮化硅膜)中的不均匀分布，并且改进了擦除精度。

公开(公告)号：CN104752435A

公开(公告)日：2015-07-01

申请号：CN201410831957.0

申请日：2014-12-26

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  冈田大介

IPC: H01L27/115

CPC classification number: H01L27/11524 ,  G11C16/0433 ,  G11C16/0441 ,  G11C16/10 ,  H01L27/11519 ,  H01L27/11521 ,  H01L27/11531 ,  H01L29/42324 ,  H01L29/42328

Abstract: 提供一种半导体器件，其具有改善的性能。半导体器件包括闪存的存储单元。各个存储单元都包括具有由浮栅电极的一部分形成的栅电极的用于写入/擦除数据的电容器元件，以及具有由浮栅电极的另一部分形成的栅电极的用于读取数据的MISFET。用于写入/擦除数据的电容器元件包括具有相反导电类型的p型半导体区和n型半导体区。在用于写入/擦除数据的电容器元件中在栅极长度方向上浮栅电极的长度小于在用于读取数据的MISFET中在栅极长度方向上浮栅电极的长度。

公开(公告)号：CN104681598A

公开(公告)日：2015-06-03

申请号：CN201410688132.8

申请日：2014-11-25

Applicant: 瑞萨电子株式会社

Inventor： 有金刚 ,  冈田大介 ,  久本大

IPC: H01L29/423 ,  H01L27/115 ,  H01L21/8247 ,  H01L21/28

Abstract: 本发明的各个实施例涉及半导体器件及其制造方法。本发明提供了一种特性得到改进的具有非易失性存储器的半导体器件。在半导体器件中，非易失性存储器在控制栅极电极部与存储器栅极电极部之间具有高k绝缘膜(高介电常数膜)，而外围电路区域的晶体管具有高k/金属构造。布置在控制栅极电极部与存储器栅极电极部之间的高k绝缘膜，缓和了在存储器栅极电极部的在控制栅极电极部之侧的端部(角部)处的电场强度。这使得减少了电荷在电荷积累部(氮化硅膜)中的不均匀分布，并且改进了擦除精度。

公开(公告)号：CN101847437B

公开(公告)日：2012-06-20

申请号：CN201010113034.3

申请日：2005-05-27

Applicant: 瑞萨电子株式会社

Inventor： 久本大 ,  安井感 ,  石丸哲也 ,  木村绅一郎 ,  冈田大介

IPC: G11C11/34 ,  G11C16/06

CPC classification number: G11C16/0425 ,  G11C16/12 ,  G11C16/14 ,  G11C16/26 ,  G11C16/3454 ,  G11C16/3459

Abstract: 本发明涉及半导体存储器件的操作方法，提供用于使非易失性半导体存储器件稳定动作的动作方式。在分离式栅极结构的非易失性半导体存储器件中，在进行热空穴注入的情况下，使用没有时间变化的交点，进行热空穴注入动作的校验。由此，可以进行擦除状态的验证而不考虑经过时间变化。此外，通过多次在栅极部分上施加脉冲电压或多级阶跃电压来进行写入或写入/擦除。通过对所述第二栅极施加电压，将电子和空穴从所述第二沟道区域注入到所述电荷积蓄膜，从而进行写入；所述写入具有对于所述第二栅极一边改变电压一边进行电压施加的步骤。

公开(公告)号：CN101847437A

公开(公告)日：2010-09-29

申请号：CN201010113034.3

申请日：2005-05-27

Applicant: 瑞萨电子株式会社

Inventor： 久本大 ,  安井感 ,  石丸哲也 ,  木村绅一郎 ,  冈田大介

IPC: G11C11/34 ,  G11C16/06

CPC classification number: G11C16/0425 ,  G11C16/12 ,  G11C16/14 ,  G11C16/26 ,  G11C16/3454 ,  G11C16/3459

Abstract: 本发明涉及半导体存储器件的操作方法，提供用于使非易失性半导体存储器件稳定动作的动作方式。在分离式栅极结构的非易失性半导体存储器件中，在进行热空穴注入的情况下，使用没有时间变化的交点，进行热空穴注入动作的校验。由此，可以进行擦除状态的验证而不考虑经过时间变化。此外，通过多次在栅极部分上施加脉冲电压或多级阶跃电压来进行写入或写入/擦除。通过对所述第二栅极施加电压，将电子和空穴从所述第二沟道区域注入到所述电荷积蓄膜，从而进行写入；所述写入具有对于所述第二栅极一边改变电压一边进行电压施加的步骤。

公开(公告)号：CN103035650B

公开(公告)日：2017-05-17

申请号：CN201210369919.9

申请日：2012-09-28

Applicant: 瑞萨电子株式会社

Inventor： 细田直宏 ,  冈田大介 ,  片山弘造

IPC: H01L27/11521

CPC classification number: H01L27/11568 ,  H01L27/115 ,  H01L29/42344 ,  H01L29/42364 ,  H01L29/66833 ,  H01L29/792

Abstract: 一种半导体装置以及半导体装置的制造方法，能够提高半导体装置的特性。半导体装置包括：绝缘膜（3），在控制栅电极（CG）与半导体基板之间形成；绝缘膜（5），在存储器栅电极（MG）与半导体基板之间以及控制栅电极（CG）与存储器栅电极（MG）之间形成且在其内部具有电荷储存部。绝缘膜（5）具有第1膜（5A）、成为在第1膜（5A）上配置的电荷储存部的第2膜（5N）、在第2膜（5N）上配置的第3膜（5B），第3膜（5B）具有位于控制栅电极（CG）与存储器栅电极（MG）之间的井壁膜（5s）、位于存储器栅电极（MG）与半导体基板之间的沉积膜（5d）。根据该结构，能够加大绝缘膜（5）的角部的距离（D1），能够缓冲电场集中。

公开(公告)号：CN103035650A

公开(公告)日：2013-04-10

申请号：CN201210369919.9

申请日：2012-09-28

Applicant: 瑞萨电子株式会社

Inventor： 细田直宏 ,  冈田大介 ,  片山弘造

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11568 ,  H01L27/115 ,  H01L29/42344 ,  H01L29/42364 ,  H01L29/66833 ,  H01L29/792

Abstract: 一种半导体装置以及半导体装置的制造方法，能够提高半导体装置的特性。半导体装置包括：绝缘膜（3），在控制栅电极（CG）与半导体基板之间形成；绝缘膜（5），在存储器栅电极（MG）与半导体基板之间以及控制栅电极（CG）与存储器栅电极（MG）之间形成且在其内部具有电荷储存部。绝缘膜（5）具有第1膜（5A）、成为在第1膜（5A）上配置的电荷储存部的第2膜（5N）、在第2膜（5N）上配置的第3膜（5B），第3膜（5B）具有位于控制栅电极（CG）与存储器栅电极（MG）之间的井壁膜（5s）、位于存储器栅电极（MG）与半导体基板之间的沉积膜（5d）。根据该结构，能够加大绝缘膜（5）的角部的距离（D1），能够缓冲电场集中。

公开(公告)号：CN102201415A

公开(公告)日：2011-09-28

申请号：CN201110070188.3

申请日：2011-03-23

Applicant: 瑞萨电子株式会社

Inventor： 山越英明 ,  冈保志 ,  冈田大介

IPC: H01L27/115 ,  H01L23/522

CPC classification number: G11C16/0441 ,  G11C5/06 ,  G11C16/0433 ,  H01L27/11519 ,  H01L27/11521

Abstract: 本发明公开了一种半导体器件。在半导体衬底的主面上将由具有浮置栅电极FG的存储晶体管和与所述存储晶体管串联的控制晶体管构成的多个存储单元呈阵列状排列在X方向和Y方向上。将按X方向排列的存储单元中的存储晶体管的漏极区域彼此连接的位布线M1B设在形成于半导体衬底上的多层布线构造中最下层的布线层上，以使所述位布线M1B覆盖整个浮置栅电极FG。由此，可提高具有非易失性存储器的半导体器件的性能，或提高半导体器件的可靠性。或者，在提高半导体器件的性能的同时，又可提高半导体器件的可靠性。