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公开(公告)号：CN104992978A
公开(公告)日：2015-10-21
申请号：CN201510290509.9
申请日：2015-06-01
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7816 , H01L29/42364 , H01L29/66681
Abstract: 本发明属于半导体技术领域，特别涉及一种射频LDMOS晶体管及其制造方法。本发明的技术方案，主要为将传统的LDMOS法拉第罩设置为多段结构，分段后的金属相互独立，从而使靠近漏端处的金属块浮空，能够改善浮空后金属与其下面漂移区的电势差，从而降低靠近漏端边缘的电场峰值，提高击穿电压。本发明的有益效果为，能够有效改善N型轻掺杂漂移区的电场分布，使之更加均匀，从而可以在保持击穿电压不变条件下提高漂移区掺杂浓度，降低导通电阻。本发明尤其适用于射频LDMOS晶体管及其制造。
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公开(公告)号：CN104992978B
公开(公告)日：2018-11-23
申请号：CN201510290509.9
申请日：2015-06-01
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L21/336
Abstract: 本发明属于半导体技术领域，特别涉及一种射频LDMOS晶体管及其制造方法。本发明的技术方案，主要为将传统的LDMOS法拉第罩设置为多段结构，分段后的金属相互独立，从而使靠近漏端处的金属块浮空，能够改善浮空后金属与其下面漂移区的电势差，从而降低靠近漏端边缘的电场峰值，提高击穿电压。本发明的有益效果为，能够有效改善N型轻掺杂漂移区的电场分布，使之更加均匀，从而可以在保持击穿电压不变条件下提高漂移区掺杂浓度，降低导通电阻。本发明尤其适用于射频LDMOS晶体管及其制造。
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公开(公告)号：CN104966736A
公开(公告)日：2015-10-07
申请号：CN201510290535.1
申请日：2015-06-01
Applicant: 电子科技大学 , 东莞电子科技大学电子信息工程研究院
IPC: H01L29/78 , H01L29/36 , H01L21/336
CPC classification number: H01L29/7816 , H01L29/36 , H01L29/66681
Abstract: 本发明涉及半导体技术，特别涉及一种射频LDMOS器件及其制造方法。本发明的主要方法为在器件漏端N型轻掺杂区中引入了氧化层区，通过对该氧化层区长度、厚度以及位置的调节，可以在保证不影响器件击穿电压和导通电阻的同时，降低漂移区的等效介电常数，从而降低器件的栅漏电容，提高器件的频率特性。本发明尤其适用于LDMOS器件及其制造。
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公开(公告)号：CN104967094B
公开(公告)日：2018-01-09
申请号：CN201510454508.3
申请日：2015-07-29
Applicant: 电子科技大学
IPC: H02H5/04
Abstract: 本发明公开了一种过温保护电路，包括：恒定电流产生电路，输出控制电路，输出整形电路，NPN晶体管Q0为控制开关管，滞回控制管M4管既可以为NMOS管也可以为PMOS管，通过过温后引入额外的电流实现温度的滞回，且可以通过调节M4管的宽长比设置滞回温度的大小，本发明提出的过温保护电路结构简单，无需任何高精度的电压比较器，所用器件数量少，输出精度高，能准确的在热关断温度阈值点产生关断信号，便于调试，且具有温度滞回功能，滞回温度设置灵活，防止热振荡现象的产生，非常适合于在电源和驱动电路等芯片中使用。
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公开(公告)号：CN104967096B
公开(公告)日：2017-10-13
申请号：CN201510456262.3
申请日：2015-07-29
Applicant: 电子科技大学
IPC: H02H5/04
Abstract: 本发明公开了一种用于高边功率开关的过温保护电路，具体包括：基准电压产生模块、温度检测模块、输出控制及整形模块、正反馈迟滞模块以及保护模块；基准电压产生模块产生与温度和电源电压无关的稳定电压；温度检测模块将温度信号转化为电压信号；输出控制及整形模块根据检测信号的变化输出过温控制信号；正反馈迟滞模块根据过温输出控制信号调节温度检测信号，实现温度迟滞；本发明提出的过温保护电路可用于高边功率开关等功率集成电路中，热关断阈值点不会随着电源电压的变化而变化，同时本发明能和不同输入控制电平的功率开关电路很好的兼容，适用于各种幅值输入控制电平的高边功率开关电路中。
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Patent Agency Ranking
公开(公告)号：CN104967095B
公开(公告)日：2018-01-19
申请号：CN201510454566.6
申请日：2015-07-29
Applicant: 电子科技大学
IPC: H02H5/04
Abstract: 本发明公开了一种过温保护电路，包括恒定电流产生电路、输出控制电路、输出整形电路，恒定电流产生电路用于为过温保护电路提供稳定的电流偏置；输出控制电路用于将温度信号转换为电信号，并控制过温保护电路的输出；输出整形电路用于将输出控制电路的输出信号进行整形输出，第一电阻和M1管用于对芯片温度进行实时检测并作出响应；本发明提出的过温保护电路结构简单，无需任何高精度的电压比较器，所用元器件数量少，对温度的控制精度高，能非常准确的在热关断温度阈值点产生关断信号，便于调试，具有温度滞回功能，防止了芯片在温度阈值点附近热振荡的发生，非常适合于在电源管理或者LED驱动等芯片中使用。
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公开(公告)号：CN105161533A
公开(公告)日：2015-12-16
申请号：CN201510388838.7
申请日：2015-07-02
Applicant: 电子科技大学
IPC: H01L29/78 , H01L29/423 , H01L29/66 , H01L21/28
CPC classification number: H01L29/7813 , H01L29/4236 , H01L29/66068
Abstract: 本发明属于半导体技术，具体的说是涉及一种碳化硅VDMOS器件及其制作方法。本发明所述碳化硅VDMOS器件包括：碳化硅N型重掺杂衬底，碳化硅N型重掺杂衬底上方的碳化硅N-外延层，位于碳化硅N-外延层上部的Pbase区，Pbase区中碳化硅P+接触区和N+源区形成的源极，凹进Pbase区之间形成的JFET区中的凹槽多晶硅，凹进JFET区的多晶硅与半导体之间的二氧化硅介质，围绕在凹进JFET区二氧化硅介质周围的P+区。本发明通过在碳化硅VDMOS器件中引入凹槽栅，优化了碳化硅VDMOS器件栅氧电场，提高了器件的可靠性。
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公开(公告)号：CN104967095A
公开(公告)日：2015-10-07
申请号：CN201510454566.6
申请日：2015-07-29
Applicant: 电子科技大学
IPC: H02H5/04
Abstract: 本发明公开了一种过温保护电路，包括恒定电流产生电路、输出控制电路、输出整形电路，恒定电流产生电路用于为过温保护电路提供稳定的电流偏置；输出控制电路用于将温度信号转换为电信号，并控制过温保护电路的输出；输出整形电路用于将输出控制电路的输出信号进行整形输出，第一电阻和M1管用于对芯片温度进行实时检测并作出响应；本发明提出的过温保护电路结构简单，无需任何高精度的电压比较器，所用元器件数量少，对温度的控制精度高，能非常准确的在热关断温度阈值点产生关断信号，便于调试，具有温度滞回功能，防止了芯片在温度阈值点附近热振荡的发生，非常适合于在电源管理或者LED驱动等芯片中使用。
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公开(公告)号：CN104952929A
公开(公告)日：2015-09-30
申请号：CN201510388822.6
申请日：2015-07-02
Applicant: 电子科技大学
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7802 , H01L29/66068
Abstract: 本发明属于半导体技术，具体的说是涉及一种碳化硅VDMOS器件及其制作方法。本发明所述碳化硅VDMOS器件包括：碳化硅N型重掺杂衬底，碳化硅N型重掺杂衬底上方的碳化硅N-外延层，位于碳化硅N-外延层上部的Pbase区，位于两Pbase区之间形成JFET区中的P+层，位于P+层上侧、JFET区表面的介质槽，位于Pbase区中碳化硅P+接触区和N+源区形成的源极，多晶硅栅极，多晶硅与半导体之间的二氧化硅介质。本发明通过在碳化硅VDMOS器件JFET区下部引入埋介质槽，优化了碳化硅VDMOS器件栅氧电场，提高了器件的可靠性。
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公开(公告)号：CN104952917B
公开(公告)日：2018-11-23
申请号：CN201510390302.9
申请日：2015-07-03
Applicant: 电子科技大学
IPC: H01L29/43 , H01L29/78 , H01L29/423
Abstract: 本发明属于半导体技术领域，具体的说是涉及一种碳化硅VDMOS器件。本发明针对SiC VDMOS器件提供的复合栅介质结构，在沟道上方采用高介电常数栅介质/SiO2堆垛结构，JFET区上方全部采用SiO2，沟道和JFET区上方栅介质总物理厚度相同。当器件处于正向导通状态时，在栅介质中引入高介电常数材料会使栅介质物理厚度增大，因此可降低栅介质中电场强度，同时不会增大阈值电压；当器件处于阻断状态时，表面电场强度最大处位于JFET区，该区上方厚的SiO2可降低表面电场最大值，从而降低SiO2中电场强度。本发明通过降低栅介质中电场强度来减小SiC VDMOS器件中FN隧穿电流，有效提高栅氧化层可靠性。
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