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公开(公告)号：CN116110933A
公开(公告)日：2023-05-12
申请号：CN202211233120.7
申请日：2022-10-10
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/161 , H01L29/167 , H01L27/088 , H01L29/78 , H01L21/8234 , B82Y40/00
Abstract: 本公开的发明名称是“用于产生固有压应变的富集半导体纳米带”。本文中提供了形成具有应变沟道区的半导体器件的技术。在示例中，可形成硅锗（SiGe）或锗锡（GeSn）的半导体纳米带，并且随后退火以沿着半导体纳米带的一部分向内驱动锗或锡，从而沿着一个或多个纳米带的长度增加通过中心部分的锗或锡浓度。具体而言，纳米带可具有在纳米带一端的具有第一锗浓度的第一区域、在纳米带另一端的具有基本相同的第一锗浓度（例如，在5%内）的第二区域以及在第一和第二区域之间具有高于第一浓度的第二锗浓度的第三区域。也可使用锡产生类似的材料梯度。材料成分沿着纳米带长度的变化（梯度）赋予压应变。
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公开(公告)号：CN116344548A
公开(公告)日：2023-06-27
申请号：CN202211472723.2
申请日：2022-11-23
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238
Abstract: 本申请名称为“经由弛豫缓冲层中的离子注入的应变补偿以防止晶圆弓”。在一个实施例中，一种集成电路包括衬底、缓冲层、源区、漏区、沟道区和栅结构。所述衬底包括硅。所述缓冲层处于所述衬底上方，并且包括在与所述衬底的界面附近具有缺陷的半导体材料。所述缓冲层还包括在所述缺陷之中所注入的离子。所述源区和漏区处于所述缓冲层上方，以及所述沟道区处于所述缓冲层上方以及所述源区与漏区之间。所述栅结构在所述沟道区上方。
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公开(公告)号：CN116110932A
公开(公告)日：2023-05-12
申请号：CN202211232444.9
申请日：2022-10-10
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/161 , H01L29/167 , H01L27/088 , H01L29/78 , H01L21/8234 , B82Y40/00
Abstract: 本公开的发明名称是“用于应变半导体纳米带的包覆和缩合”。本文中提供了形成具有增加的应变的纳米线的半导体器件的技术。硅锗或锗锡的薄层可被沉积在一个或多个悬浮的纳米带之上。然后，可使用退火工艺来驱动硅锗或锗锡贯穿一个或多个半导体纳米带，从而形成沿着一个或多个纳米带的长度具有变化的材料成分的一个或多个纳米带。在一些示例中，一个或多个纳米带中的至少一个包括在纳米带一端的基本没有锗的第一区域、在纳米带另一端的基本没有锗的第二区域以及在第一和第二区域之间的具有基本均匀的非零锗浓度的第三区域。材料成分沿着纳米带长度的变化施加压应变。
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Patent Agency Ranking
公开(公告)号：CN101410960B
公开(公告)日：2010-09-08
申请号：CN200780010781.0
申请日：2007-03-19
Applicant: 英特尔公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/665 , H01L21/823807 , H01L21/823814 , H01L29/165 , H01L29/66628 , H01L29/66636 , H01L29/7848
Abstract: 公开了改进自对准多晶硅化物的接触形成并减小晶体管的外部电阻的方法和装置。在衬底表面形成栅电极。在衬底中各向同性地蚀刻源区和漏区。在源区和漏区中用硼在原位对硅锗合金进行掺杂。在该硅锗合金上淀积硅。在该硅上淀积镍。在该硅锗合金上形成镍硅锗硅化物层。在该镍硅锗硅化物层上形成镍硅硅化物层。
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公开(公告)号：CN119730371A
公开(公告)日：2025-03-28
申请号：CN202411150749.4
申请日：2024-08-21
Applicant: 英特尔公司
Abstract: 提供了外延区和子鳍区之间的电介质隔离。本文提供了形成集成电路的技术，该集成电路具有形成在源极或漏极区下方的空腔中的电介质材料。空腔可以形成在半导体器件的子鳍部分内。在一个这样的示例中，FET(场效应晶体管)包括围绕半导体材料的鳍或任意数量的纳米线延伸的栅极结构。半导体材料可以在源极和漏极区之间在第一方向上延伸，而栅极结构在半导体材料上在与第一方向基本正交的第二方向上延伸。可以在源极或漏极区下方的凹槽中形成电介质填充物，或者可以在凹槽的侧壁上形成电介质衬垫，以防止源极或漏极区从子鳍的外延生长。然后可以执行从背侧去除半导体子鳍，而不会对源极或漏极区造成损坏。
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公开(公告)号：CN116344547A
公开(公告)日：2023-06-27
申请号：CN202211472472.8
申请日：2022-11-23
Applicant: 英特尔公司
IPC: H01L27/092 , H01L29/45 , H01L29/78 , H01L21/8238
Abstract: 一种集成电路（IC）结构、IC器件、IC器件组装件及其形成方法。IC结构包括在衬底上的晶体管器件，晶体管器件包括：包含金属的栅结构，该栅结构在沟道结构上；位于栅结构的第一侧的第一沟槽中的源结构；位于栅结构的第二侧的第二沟槽中的漏结构；在源结构和漏结构中的各个结构上的盖层，盖层包含与源结构或漏结构的对应结构的半导体材料同族的半导体材料，其中，盖层中的p‑型掺杂剂的同位素代表盖层的p‑型同位素含量的至少约95%的原子百分比；以及耦合到源结构和漏结构中的相应结构的金属接触结构。
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公开(公告)号：CN116190444A
公开(公告)日：2023-05-30
申请号：CN202211333611.9
申请日：2022-10-28
Applicant: 英特尔公司
IPC: H01L29/78 , H01L29/06 , H01L21/336 , H01L27/088 , H01L21/8234
Abstract: 本申请标题为“基于绝缘体上应变半导体（SSOI）的环栅（GAA）晶体管结构”。一种环栅晶体管装置包括衬底以及所述衬底之上的层，其中所述层包括绝缘体材料。所述装置还包括源区和漏区以及主体，所述主体包括所述层之上并且在所述源区与漏区之间横向延伸的半导体材料。在示例中，除了由源区和漏区所诱发的任何附加应变（若有的话）之外，主体的半导体材料还处于由下面绝缘体上应变半导体（SSOI）结构所诱发的双轴张力应变下。栅结构至少部分环绕所述主体，其中所述栅结构包括(i)栅电极以及(ii)所述主体与所述栅电极之间的栅电介质。主体能够是例如纳米带、纳米片或纳米线。
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公开(公告)号：CN101410960A
公开(公告)日：2009-04-15
申请号：CN200780010781.0
申请日：2007-03-19
Applicant: 英特尔公司
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/665 , H01L21/823807 , H01L21/823814 , H01L29/165 , H01L29/66628 , H01L29/66636 , H01L29/7848
Abstract: 公开了改进自对准多晶硅化物的接触形成并减小晶体管的外部电阻的方法和装置。在衬底表面形成栅电极。在衬底中各向同性地蚀刻源区和漏区。在源区和漏区中用硼在原位对硅锗合金进行掺杂。在该硅锗合金上淀积硅。在该硅上淀积镍。在该硅锗合金上形成镍硅锗硅化物层。在该镍硅锗硅化物层上形成镍硅硅化物层。
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