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公开(公告)号：CN118693128A
公开(公告)日：2024-09-24
申请号：CN202311846332.7
申请日：2023-12-29
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/10 , H01L29/423 , H01L29/78 , H01L27/088
Abstract: 本文描述了包括基于纳米带的晶体管和鳍状物形状的晶体管两者的集成电路器件。所述纳米带晶体管可以具有比所述鳍状物晶体管短的沟道长度。此外，所述纳米带晶体管可以具有比所述鳍状物晶体管薄的栅极电介质。
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公开(公告)号：CN118571915A
公开(公告)日：2024-08-30
申请号：CN202311873452.6
申请日：2023-12-29
Applicant: 英特尔公司
Inventor： G·徐 , T·朱 , C-T·黄 , R·赵 , D·汤纳 , O·阿克顿 , O·萨达特 , F·张 , D·M·克拉姆 , Y·张 , B·古哈 , O·戈隆兹卡 , A·S·穆尔蒂
IPC: H01L29/06 , H01L29/49 , H01L29/78 , H01L27/092 , H01L21/8238
Abstract: 公开了一种用于基于纳米带的晶体管的金属栅极制造方法以及相关联的晶体管布置、IC结构、和器件。使用本文中描述的金属栅极制造方法制造的示例IC结构可以包括N型纳米带的第一堆叠、P型纳米带的第二堆叠、封围第一堆叠的纳米带的部分并且包括第一堆叠的相邻纳米带之间的NWF材料的第一栅极区、以及封围第二堆叠的纳米带的部分并且包括第二堆叠的相邻纳米带之间的PWF材料的第二栅极区，其中第二栅极区包括在第二堆叠的纳米带的侧壁处的PWF材料，并且进一步包括NWF材料，使得PWF材料在第二堆叠的纳米带的侧壁和NWF材料之间。
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公开(公告)号：CN118553738A
公开(公告)日：2024-08-27
申请号：CN202311777698.3
申请日：2023-12-22
Applicant: 英特尔公司
IPC: H01L27/105 , H01L21/77 , H10B80/00
Abstract: 公开了在制造基于纳米带的晶体管期间采用蚀刻停止层来辅助子鳍状物去除的制造方法。示例制造方法包括在子鳍状物上方提供纳米带堆叠体，其中纳米带和子鳍状物包括一种或多种半导体材料；在所述子鳍状物的顶部上方和所述纳米带的部分周围沉积蚀刻停止层；从所述纳米带的所述部分周围去除所述蚀刻停止层；在所述纳米带的所述部分周围以及在所述子鳍状物的所述顶部上方的所述蚀刻停止层上方提供栅极电介质材料；在所述纳米带的所述部分周围沉积栅电极材料；以及执行蚀刻以去除所述子鳍状物而基本上不去除所述蚀刻停止层。
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公开(公告)号：CN114664822A
公开(公告)日：2022-06-24
申请号：CN202111392243.0
申请日：2021-11-23
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238 , H01L21/336 , H01L29/78 , H01L29/51
Abstract: 公开了包括高压(HV)和低压(LV)带或线(RoW)晶体管堆叠结构的集成电路。在一些示例中，HV和LV晶体管堆叠结构的栅电极可以包括相同的功函数金属。可以围绕HV晶体管堆叠体的一个或多个沟道沉积金属氧化物，从而从LV晶体管堆叠体的那些改变栅极绝缘体堆叠体的偶极子性质。
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公开(公告)号：CN119730371A
公开(公告)日：2025-03-28
申请号：CN202411150749.4
申请日：2024-08-21
Applicant: 英特尔公司
Abstract: 提供了外延区和子鳍区之间的电介质隔离。本文提供了形成集成电路的技术，该集成电路具有形成在源极或漏极区下方的空腔中的电介质材料。空腔可以形成在半导体器件的子鳍部分内。在一个这样的示例中，FET(场效应晶体管)包括围绕半导体材料的鳍或任意数量的纳米线延伸的栅极结构。半导体材料可以在源极和漏极区之间在第一方向上延伸，而栅极结构在半导体材料上在与第一方向基本正交的第二方向上延伸。可以在源极或漏极区下方的凹槽中形成电介质填充物，或者可以在凹槽的侧壁上形成电介质衬垫，以防止源极或漏极区从子鳍的外延生长。然后可以执行从背侧去除半导体子鳍，而不会对源极或漏极区造成损坏。
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Patent Agency Ranking
公开(公告)号：CN118630017A
公开(公告)日：2024-09-10
申请号：CN202311773507.6
申请日：2023-12-21
Applicant: 英特尔公司
IPC: H01L27/092 , H01L29/06 , H01L21/82 , H01L21/8238
Abstract: 本公开涉及使用图案化基础结构制作基于纳米带的晶体管。公开了基于纳米带的晶体管和相关联的晶体管装置的制作方法、IC结构和设备。一种示例性制作方法基于对在上方提供超晶格的基础结构进行图案化，使得可以使用单个超晶格形成PMOS纳米带堆叠体和NMOS纳米带堆叠体两者。一种示例性IC结构包括：支座；在该支座上方一个叠一个地垂直堆叠的纳米带的NMOS堆叠体；以及在该支座上方一个叠一个地垂直堆叠的纳米带的PMOS堆叠体，其中，NMOS堆叠体的纳米带中的至少一者相对于PMOS堆叠体的纳米带中的至少一者垂直偏移。
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公开(公告)号：CN118630015A
公开(公告)日：2024-09-10
申请号：CN202311792985.1
申请日：2023-12-25
Applicant: 英特尔公司
IPC: H01L27/088 , H01L21/8234
Abstract: 公开了一种IC器件，其包括将第一晶体管与第二晶体管隔开的背面FTI。该FTI可以位于第一晶体管的源极区和第二晶体管的漏极区之间。第一晶体管的源极区和第二晶体管的漏极区可以是半导体结构(例如，鳍状物或纳米带)的不同部分。IC器件还可以包括正面金属层。半导体结构可以具有第一表面和与第一表面相对的第二表面。半导体结构的第一表面可以比半导体结构的第二表面更接近金属层并且更大。FTI可以具有第一表面和与第一表面相对的第二表面。FTI的第一表面可以比FTI的第二表面更接近金属层，但小于FTI的第二表面。
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公开(公告)号：CN113851532A
公开(公告)日：2021-12-28
申请号：CN202011563895.1
申请日：2020-12-25
Applicant: 英特尔公司
IPC: H01L29/775 , H01L21/335 , B82Y10/00
Abstract: 公开了一种纳米线晶体管及制造方法。一种晶体管结构包括在第二沟道层之上的第一沟道层，其中，第一沟道层和第二沟道层包括单晶硅。外延源极材料耦合到第一沟道层和第二沟道层的第一端。外延漏极材料耦合到第一沟道层和第二沟道层的第二端，栅电极在外延源极材料与外延漏极材料之间，并且在第一沟道层周围且在第二沟道层周围。该晶体管结构还包括在栅电极与第一沟道层和第二沟道层中的每一个之间的第一栅极电介质层，其中，第一栅极电介质层具有第一介电常数。第二栅极电介质层在第一栅极电介质层与栅电极之间，其中，第二栅极电介质层具有第二介电常数。
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公开(公告)号：CN118825017A
公开(公告)日：2024-10-22
申请号：CN202311767762.X
申请日：2023-12-20
Applicant: 英特尔公司
IPC: H01L27/088 , H01L29/78 , H01L21/8234
Abstract: 公开了具有均匀的氧化物的基于纳米带的晶体管。本文中描述的是在半导体纳米带沟道周围具有非常均匀的氧化物层的基于纳米带的晶体管、以及用于生长氧化物层的高压蒸汽工艺。高压蒸汽工艺是一种自限性工艺，其产生比标准的沉积或注入方法更均匀的氧化物。均匀性使得能够更好地控制氧化物厚度，且改进击穿电压和驱动电流。
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公开(公告)号：CN118693152A
公开(公告)日：2024-09-24
申请号：CN202311801812.1
申请日：2023-12-25
Applicant: 英特尔公司
IPC: H01L29/78 , H01L29/06 , H01L27/092 , B82Y10/00 , B82Y30/00
Abstract: 本文描述了基于纳米带的晶体管装置，其中纳米带具有圆化横截面。纳米带可以包括生长在半导体沟道材料的内层之上的半导体沟道材料的帽或外层。不同的材料可以用于NMOS和PMOS晶体管的外层。在一个示例中，集成电路装置包括：由具有圆化横截面和硅外层的一个或多个纳米带形成的NMOS晶体管；以及由具有圆化横截面和硅锗外层的一个纳米带形成的PMOS晶体管。
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