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公开(公告)号：CN107833910B
公开(公告)日：2021-06-15
申请号：CN201711054009.0
申请日：2014-01-09
Applicant: 英特尔公司
Inventor： R·皮拉里塞泰 , W·拉赫马迪 , V·H·勒 , S·H·宋 , J·S·卡治安 , J·T·卡瓦列罗斯 , H·W·田 , G·杜威 , M·拉多萨夫列维奇 , B·舒金 , N·慕克吉
IPC: H01L29/06 , H01L29/165 , H01L29/205 , H01L29/423 , H01L29/78 , H01L29/786 , H01L21/336
Abstract: 描述了具有锗或III‑V族有源层的深环栅极半导体器件。例如，非平面半导体器件包括设置在衬底上方的异质结构。所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分。栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且设置在所述上部层的沟槽中并且至少部分地在所述异质结构的所述下部层中。源极区和漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。
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公开(公告)号：CN104584225B
公开(公告)日：2017-12-15
申请号：CN201380045066.6
申请日：2013-06-10
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/775 , B82Y10/00 , B82Y40/00 , H01L29/0673 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/78696
Abstract: 说明了一种具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件。例如，一种半导体器件包括布置在衬底上的多条富锗纳米线的垂直排列。每一条纳米线都包括沟道区，所述沟道区具有硫钝化外表面。栅极叠置体布置在每一条富锗纳米线的沟道区上并完全包围所述沟道区。所述栅极叠置体包括栅极电介质层和栅极电极，所述栅极电介质层布置在所述硫钝化外表面上，并包围所述硫钝化外表面，所述栅极电极布置在所述栅极电介质层上。源极区和漏极区布置在富锗纳米线的沟道区的任一侧上。
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公开(公告)号：CN104584225A
公开(公告)日：2015-04-29
申请号：CN201380045066.6
申请日：2013-06-10
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/775 , B82Y10/00 , B82Y40/00 , H01L29/0673 , H01L29/42392 , H01L29/66439 , H01L29/66545 , H01L29/78696
Abstract: 说明了一种具有基于锗的有源区及其释放蚀刻钝化表面的非平面半导体器件。例如，一种半导体器件包括布置在衬底上的多条富锗纳米线的垂直排列。每一条纳米线都包括沟道区，所述沟道区具有硫钝化外表面。栅极叠置体布置在每一条富锗纳米线的沟道区上并完全包围所述沟道区。所述栅极叠置体包括栅极电介质层和栅极电极，所述栅极电介质层布置在所述硫钝化外表面上，并包围所述硫钝化外表面，所述栅极电极布置在所述栅极电介质层上。源极区和漏极区布置在富锗纳米线的沟道区的任一侧上。
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公开(公告)号：CN104813442B
公开(公告)日：2017-10-31
申请号：CN201380060570.3
申请日：2013-06-29
Applicant: 英特尔公司
Inventor： N·戈埃尔 , N·慕克吉 , S·H·宋 , V·H·勒 , M·V·梅茨 , J·T·卡瓦列罗斯 , R·皮拉里塞泰 , S·K·加德纳 , S·达斯古普塔 , W·拉赫马迪 , B·舒金 , M·拉多萨夫列维奇 , G·杜威 , M·C·弗伦奇 , J·S·卡治安 , S·沙蒂阿特 , R·S·周
IPC: H01L21/20
CPC classification number: H01L21/764 , H01L21/02381 , H01L21/0245 , H01L21/02494 , H01L21/02507 , H01L21/02532 , H01L21/76232
Abstract: 实施例包括将材料沉积到衬底上，其中，所述材料包括与所述衬底不同的晶格常数(例如，Si衬底上的III‑V或IV族外延(EPI)材料)。实施例包括在沟槽内形成的EPI层，所述沟槽具有随着所述沟槽向上延伸而变窄的壁。实施例包括使用多个生长温度在沟槽内形成的EPI层。当温度改变时在所述EPI层中形成的缺陷势垒包含在所述沟槽内和缺陷势垒下方的缺陷。在所述缺陷势垒上方和所述沟槽内的所述EPI层相对无缺陷。实施例包括在沟槽内退火的EPI层，用以诱导缺陷消失。实施例包括在沟槽内形成的并以相对无缺陷的EPI层覆盖的EPI超晶格(其仍包括在所述沟槽中)。本文还说明了其它实施例。
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公开(公告)号：CN104126228A
公开(公告)日：2014-10-29
申请号：CN201180076433.X
申请日：2011-12-23
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/7848 , H01L29/045 , H01L29/0669 , H01L29/0673 , H01L29/1033 , H01L29/165 , H01L29/42392 , H01L29/66795 , H01L29/775 , H01L29/785 , H01L29/7851 , H01L29/78618 , H01L29/78696 , H01L2029/7858
Abstract: 说明了一种非平面栅极全包围器件及其制造方法。在一个实施例中，器件包括衬底，所述衬底包含具有第一晶格常数的顶部表面。嵌入式外延源极区和嵌入式外延漏极区形成在所述衬底的顶部表面上。嵌入式外延源极区和嵌入式外延漏极区具有与所述第一晶格常数不同的第二晶格常数。具有第三晶格的沟道纳米线形成于嵌入式外延源极区和嵌入式外延漏极区之间，并与它们耦合。在一个实施例中，第二晶格常数和第三晶格常数与第一晶格常数不同。沟道纳米线包括最底部的沟道纳米线，底部栅极隔离物形成于最底部的沟道纳米线下方的衬底的顶部表面上。栅极电介质层形成于每一条沟道纳米线之上和周围。栅极电极形成于栅极电介质层上，并围绕每一条沟道纳米线。
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Patent Agency Ranking
公开(公告)号：CN104885228B
公开(公告)日：2018-01-02
申请号：CN201480003664.1
申请日：2014-01-09
Applicant: 英特尔公司
Inventor： R·皮拉里塞泰 , W·拉赫马迪 , V·H·勒 , S·H·宋 , J·S·卡治安 , J·T·卡瓦列罗斯 , H·W·田 , G·杜威 , M·拉多萨夫列维奇 , B·舒金 , N·慕克吉
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/78609 , H01L29/0653 , H01L29/0673 , H01L29/0676 , H01L29/165 , H01L29/205 , H01L29/42392 , H01L29/66742 , H01L29/785 , H01L29/78606 , H01L29/78618 , H01L29/78681 , H01L29/78684 , H01L29/78696
Abstract: 描述了具有锗或III‑V族有源层的深环栅极半导体器件。例如，非平面半导体器件包括设置在衬底上方的异质结构。所述异质结构包括位于具有不同组分的上部层与下部层之间的异质结。有源层设置在所述异质结构上方并且具有不同于所述异质结构的所述上部层和下部层的组分。栅极电极叠置体设置在所述有源层的沟道区上并且完全环绕所述有源层的所述沟道区，并且设置在所述上部层的沟槽中并且至少部分地在所述异质结构的所述下部层中。源极区和漏极区设置在所述栅极电极叠置体的任一侧上的所述有源层中和所述上部层中，但不在所述下部层中。
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公开(公告)号：CN106847875A
公开(公告)日：2017-06-13
申请号：CN201611070116.8
申请日：2011-12-23
Applicant: 英特尔公司
IPC: H01L29/06 , H01L29/165 , H01L29/423 , H01L29/78 , H01L29/786
Abstract: 说明了一种非平面栅极全包围器件及其制造方法。在一个实施例中，器件包括衬底，所述衬底包含具有第一晶格常数的顶部表面。嵌入式外延源极区和嵌入式外延漏极区形成在所述衬底的顶部表面上。嵌入式外延源极区和嵌入式外延漏极区具有与所述第一晶格常数不同的第二晶格常数。具有第三晶格的沟道纳米线形成于嵌入式外延源极区和嵌入式外延漏极区之间，并与它们耦合。在一个实施例中，第二晶格常数和第三晶格常数与第一晶格常数不同。沟道纳米线包括最底部的沟道纳米线，底部栅极隔离物形成于最底部的沟道纳米线下方的衬底的顶部表面上。栅极电介质层形成于每一条沟道纳米线之上和周围。栅极电极形成于栅极电介质层上，并围绕每一条沟道纳米线。
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公开(公告)号：CN104813442A
公开(公告)日：2015-07-29
申请号：CN201380060570.3
申请日：2013-06-29
Applicant: 英特尔公司
Inventor： N·戈埃尔 , N·慕克吉 , S·H·宋 , V·H·勒 , M·V·梅茨 , J·T·卡瓦列罗斯 , R·皮拉里塞泰 , S·K·加德纳 , S·达斯古普塔 , W·拉赫马迪 , B·舒金 , M·拉多萨夫列维奇 , G·杜威 , M·C·弗伦奇 , J·S·卡治安 , S·沙蒂阿特 , R·S·周
IPC: H01L21/20
CPC classification number: H01L21/764 , H01L21/02381 , H01L21/0245 , H01L21/02494 , H01L21/02507 , H01L21/02532 , H01L21/76232
Abstract: 实施例包括将材料沉积到衬底上，其中，所述材料包括与所述衬底不同的晶格常数(例如，Si衬底上的III-V或IV族外延(EPI)材料)。实施例包括在沟槽内形成的EPI层，所述沟槽具有随着所述沟槽向上延伸而变窄的壁。实施例包括使用多个生长温度在沟槽内形成的EPI层。当温度改变时在所述EPI层中形成的缺陷势垒包含在所述沟槽内和缺陷势垒下方的缺陷。在所述缺陷势垒上方和所述沟槽内的所述EPI层相对无缺陷。实施例包括在沟槽内退火的EPI层，用以诱导缺陷消失。实施例包括在沟槽内形成的并以相对无缺陷的EPI层覆盖的EPI超晶格(其仍包括在所述沟槽中)。本文还说明了其它实施例。
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公开(公告)号：CN112864161A
公开(公告)日：2021-05-28
申请号：CN202011012817.2
申请日：2020-09-23
Applicant: 英特尔公司
IPC: H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L27/11582 , H01L27/115
Abstract: 公开了一种包括集成字线(WL)触点结构的存储器阵列。存储器阵列包括多个WL，多个WL至少包括第一WL和第二WL。集成WL触点结构包括分别用于第一WL和第二WL的第一WL触点和第二WL触点。第二WL触点延伸穿过第一WL触点。例如，第二WL触点嵌套在第一WL触点内。中间隔离材料将第二WL触点与第一WL触点隔离。在示例中，第二WL触点延伸穿过第一WL中的孔以到达第二WL。隔离材料将第二WL触点与第一WL中的孔的侧壁隔离。
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公开(公告)号：CN104798204B
公开(公告)日：2017-10-17
申请号：CN201380059464.3
申请日：2013-06-14
Applicant: 英特尔公司
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/0673 , B82Y10/00 , B82Y40/00 , H01L21/02381 , H01L21/0245 , H01L21/02532 , H01L21/02584 , H01L21/30604 , H01L21/30608 , H01L21/3065 , H01L29/1054 , H01L29/161 , H01L29/165 , H01L29/167 , H01L29/365 , H01L29/42392 , H01L29/511 , H01L29/66439 , H01L29/66477 , H01L29/66628 , H01L29/66742 , H01L29/775 , H01L29/7781 , H01L29/78 , H01L29/7848 , H01L29/785 , H01L29/786 , H01L29/78696 , Y02E10/50
Abstract: 本发明描述了由富Ge器件层制成的半导体器件堆叠体和器件。富Ge器件层设置在衬底上方，并且p型掺杂的Ge蚀刻抑制层(例如，p型SiGe)设置于其间，以在比器件层更富含Si的牺牲半导体层的去除期间抑制富Ge器件层的蚀刻。Ge在诸如氢氧化物水溶液化学物质的湿法蚀刻剂中的溶解速率可能随着掩埋p型掺杂半导体层被引入到半导体膜堆叠体中而显著减小，从而改进了蚀刻剂对富Ge器件层的选择性。
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