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公开(公告)号：CN114613755A
公开(公告)日：2022-06-10
申请号：CN202210229794.3
申请日：2014-06-27
Applicant: 英特尔公司
Abstract: 本文公开了晶体管组件、集成电路器件和相关方法的各种实施例。在一些实施例中，晶体管组件可以包括：基底层，晶体管设置在所述基底层中；第一金属层；以及设置在基底层与第一金属层之间的第二金属层。晶体管组件还可以包括电容器，所述电容器包括其中具有沟道的导电材料的薄片，所述电容器设置在所述基底层或所述第二金属层中并耦合到所述晶体管的所述供电线。可以公开和/或主张其它实施例。
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公开(公告)号：CN111816654A
公开(公告)日：2020-10-23
申请号：CN202010877251.3
申请日：2014-06-27
Applicant: 英特尔公司
IPC: H01L27/06 , H01L27/07 , H01L23/522 , H01L49/02
Abstract: 本文公开了晶体管组件、集成电路器件和相关方法的各种实施例。在一些实施例中，晶体管组件可以包括：基底层，晶体管设置在所述基底层中；第一金属层；以及设置在基底层与第一金属层之间的第二金属层。晶体管组件还可以包括电容器，所述电容器包括其中具有沟道的导电材料的薄片，所述电容器设置在所述基底层或所述第二金属层中并耦合到所述晶体管的所述供电线。可以公开和/或主张其它实施例。
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公开(公告)号：CN105793967B
公开(公告)日：2019-03-12
申请号：CN201380079044.1
申请日：2013-09-27
Applicant: 英特尔公司
Inventor： R·皮拉里塞泰 , S·达斯古普塔 , N·戈埃尔 , V·H·勒 , M·拉多萨夫列维奇 , G·杜威 , N·慕克吉 , M·V·梅茨 , W·拉赫马迪 , J·T·卡瓦列罗斯 , B·舒金 , H·W·肯内尔 , S·M·塞亚 , R·S·周
IPC: H01L21/336 , H01L29/78
Abstract: 说明了具有最大顺从性和自由表面弛豫的Ge和III‑V族沟道半导体器件及制造这种Ge和III‑V族沟道半导体器件的方法。例如，一种半导体器件包括布置在半导体衬底上的半导体鳍状物。半导体鳍状物具有中心突出或凹陷段，沿半导体鳍状物的长度与突出外侧段对间隔开。覆层区布置在半导体鳍状物的中心突出或凹陷段上。栅极叠置体布置在覆层区上。源极区/漏极区布置在半导体鳍状物的所述突出外侧段对中。
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公开(公告)号：CN105474370B
公开(公告)日：2019-02-22
申请号：CN201380076944.0
申请日：2013-06-28
Applicant: 英特尔公司
IPC: H01L21/336 , H01L29/78 , H01L21/20
Abstract: 可通过在沟槽的底部处的衬底表面上外延生长第一层材料来形成电子器件鳍，该沟槽形成于浅沟槽隔离(STI)区域的侧壁之间。沟槽高度可以是其宽度的至少1.5倍，以及第一层可填充小于沟槽高度。接着可在沟槽中的第一层上和在STI区域的顶面之上外延生长第二层材料。第二层可具有在沟槽之上和在STI区域的顶面的部分上延伸的第二宽度。然后，可图案化和蚀刻该第二层以在STI区域的顶面的部分之上且接近沟槽形成电子器件鳍对。该过程可避免由于在层界面中的晶格失配引起的鳍中的结晶缺陷。
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Patent Agency Ranking
公开(公告)号：CN104871290B
公开(公告)日：2017-07-18
申请号：CN201380061008.2
申请日：2013-06-27
Applicant: 英特尔公司
Inventor： B·舒-金 , V·H·勒 , R·S·周 , S·达斯古普塔 , G·杜威 , N·戈埃尔 , J·T·卡瓦列罗斯 , M·V·梅茨 , N·慕克吉 , R·皮拉里塞泰 , W·拉赫马迪 , M·拉多萨夫列维奇 , H·W·田 , N·M·泽利克
IPC: H01L21/20 , H01L29/78 , H01L21/336
CPC classification number: H01L29/7391 , H01L29/0676 , H01L29/66242 , H01L29/6625 , H01L29/66356 , H01L29/66393 , H01L29/732 , H01L29/735 , H01L29/737 , H01L29/7371 , H01L29/7436 , H01L29/785
Abstract: 本发明的实施例涉及在衬底上形成EPI膜，其中所述EPI膜具有与衬底不同的晶格常数。所述EPI膜和所述衬底可以包括不同材料以共同形成具有例如Si和/或SiGe衬底以及III‑V或IV膜的异质外延器件。所述EPI膜可以是多个EPI层或膜的其中之一并且所述膜可以包括彼此不同的材料并且可以彼此直接接触。此外，就掺杂浓度和/或掺杂极性而言，所述多个EPI层可以被彼此不同地掺杂。一个实施例包括创建水平取向的异质外延结构。另一个实施例包括垂直取向的异质外延结构。异质外延结构可以包括例如双极结型晶体管、异质结双极晶体管、闸流管和隧穿场效应晶体管等。本文中还描述了其它实施例。
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公开(公告)号：CN105793967A
公开(公告)日：2016-07-20
申请号：CN201380079044.1
申请日：2013-09-27
Applicant: 英特尔公司
Inventor： R·皮拉里塞泰 , S·达斯古普塔 , N·戈埃尔 , V·H·勒 , M·拉多萨夫列维奇 , G·杜威 , N·慕克吉 , M·V·梅茨 , W·拉赫马迪 , J·T·卡瓦列罗斯 , B·舒金 , H·W·肯内尔 , S·M·塞亚 , R·S·周
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/785 , H01L21/76224 , H01L21/823431 , H01L21/823437 , H01L21/823462 , H01L27/0886 , H01L29/0653 , H01L29/1054 , H01L29/16 , H01L29/165 , H01L29/20 , H01L29/267 , H01L29/66545 , H01L29/66795 , H01L29/7842 , H01L29/7851
Abstract: 说明了具有最大顺从性和自由表面弛豫的Ge和III?V族沟道半导体器件及制造这种Ge和III?V族沟道半导体器件的方法。例如，一种半导体器件包括布置在半导体衬底上的半导体鳍状物。半导体鳍状物具有中心突出或凹陷段，沿半导体鳍状物的长度与突出外侧段对间隔开。覆层区布置在半导体鳍状物的中心突出或凹陷段上。栅极叠置体布置在覆层区上。源极区/漏极区布置在半导体鳍状物的所述突出外侧段对中。
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公开(公告)号：CN105531801A
公开(公告)日：2016-04-27
申请号：CN201380079155.2
申请日：2013-09-27
Applicant: 英特尔公司
Inventor： N·戈埃尔 , R·S·周 , J·T·卡瓦列罗斯 , B·舒-金 , M·V·梅茨 , N·慕克吉 , N·M·泽利克 , G·杜威 , W·拉赫马迪 , M·拉多萨夫列维奇 , V·H·勒 , R·皮拉里塞泰 , S·达斯古普塔
IPC: H01L21/336 , H01L21/20
CPC classification number: H01L21/0245 , H01L21/02381 , H01L21/02461 , H01L21/02463 , H01L21/02502 , H01L21/02532 , H01L21/02543 , H01L21/02546 , H01L21/02598 , H01L21/02639 , H01L21/02647 , H01L21/823807 , H01L21/823821 , H01L21/823878 , H01L21/8252 , H01L27/0922 , H01L27/0924 , H01L29/0649 , H01L29/1054 , H01L29/16 , H01L29/165 , H01L29/20 , H01L29/205 , H01L29/66795 , H01L29/785
Abstract: 在于浅沟槽隔离(STI)区之间形成的沟槽中的一个或一对的底部处从衬底表面外延地生长单个鳍状物或一对共集成的n-型和p-型单晶电子器件鳍状物。对一个或多个鳍状物进行图案化并对STI区进行蚀刻，以形成在STI区的经蚀刻的顶部表面之上延伸的一个或多个鳍状物的高度。鳍状物高度可以是鳍状物宽度的至少1.5倍。以一种或多种共形外延材料外延地包覆每一个鳍状物的暴露的侧壁表面和顶部表面，以在鳍状物上形成器件层。在生长鳍状物之前，可以从衬底表面生长均厚缓冲外延材料；并且在于均厚层之上形成的STI沟槽中生成鳍状物。这种鳍状物的形成降低了来自材料界面晶格失配的缺陷。
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公开(公告)号：CN104584219A
公开(公告)日：2015-04-29
申请号：CN201380045133.4
申请日：2013-06-12
Applicant: 英特尔公司
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/7784 , H01L21/0254 , H01L21/2233 , H01L21/2236 , H01L21/2654 , H01L21/26546 , H01L21/31111 , H01L21/31144 , H01L29/0847 , H01L29/2003 , H01L29/205 , H01L29/207 , H01L29/42376 , H01L29/66462 , H01L29/7786 , H01L29/7787
Abstract: 实施例包括高电子迁移率晶体管(HEMT)。在实施例中，栅极电极与源极和漏极半导体区间隔不同的距离，以提供高击穿电压和低导通状态电阻。在实施例中，自对准技术用于在沟槽中以及在中间芯体之上形成电介质衬垫，从而利用单掩模操作来独立地限定栅极长度、栅极-源极长度以及栅极-漏极长度。在实施例中，Ⅲ-N HEMT包括用于阈值电压调谐和/或增强模式操作的氟掺杂的半导体势垒层。
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公开(公告)号：CN115915924A
公开(公告)日：2023-04-04
申请号：CN202211723500.9
申请日：2014-06-27
Applicant: 英特尔公司
IPC: H10N97/00 , H01L27/07 , H01L27/06 , H01L23/522
Abstract: 本文公开了晶体管组件、集成电路器件和相关方法的各种实施例。在一些实施例中，晶体管组件可以包括：基底层，晶体管设置在所述基底层中；第一金属层；以及设置在基底层与第一金属层之间的第二金属层。晶体管组件还可以包括电容器，所述电容器包括其中具有沟道的导电材料的薄片，所述电容器设置在所述基底层或所述第二金属层中并耦合到所述晶体管的所述供电线。可以公开和/或主张其它实施例。
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