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公开(公告)号：CN115939143A
公开(公告)日：2023-04-07
申请号：CN202210804770.6
申请日：2022-07-08
Applicant: 英特尔公司
IPC: H01L27/092 , H01L21/8238
Abstract: 一种具有堆叠晶体管架构的集成电路结构包括第一半导体主体(例如，一个或多个纳米带的集合)以及在第一半导体主体上方的第二半导体主体(例如，一个或多个纳米带的集合)。第一半导体主体和第二半导体主体是相同的鳍状物结构的部分。第一半导体主体的上表面与第二半导体主体的下表面之间的距离为60nm或更小。第一栅极结构在第一半导体主体上，并且第二栅极结构在第二半导体主体上。包括电介质材料的隔离结构在第一栅极结构与第二栅极结构之间，并且在第一栅极结构上。另外，第二栅极结构的至少一部分在隔离结构的中心部分上，并且在隔离结构的第一端部部分与第二端部部分之间。
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公开(公告)号：CN111886703A
公开(公告)日：2020-11-03
申请号：CN201980021852.X
申请日：2019-05-21
Applicant: 英特尔公司
Abstract: 本公开的实施例提供了实现量子点量子比特装置的自适应编程的量子电路组合件。示例量子电路组合件包括：量子电路部件，所述量子电路部件包括量子点量子比特装置；以及耦合到量子电路部件的控制逻辑。控制逻辑配置成通过迭代以下序列来自适应地对量子点量子比特装置进行编程：将一个或多个信号施加到量子点量子比特装置，确定量子点量子比特装置的至少一个量子比特的状态，以及使用所确定的状态来修改在下一迭代中要施加到量子点量子比特装置的信号。以这种方式，可以微调信号，以实现量子点量子比特装置中的（一个或多个）量子比特被设置成期望状态的更高概率。
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公开(公告)号：CN109997156A
公开(公告)日：2019-07-09
申请号：CN201680091151.X
申请日：2016-12-27
Applicant: 英特尔公司
Inventor： J·M·罗伯茨 , A·A·埃尔谢尔比尼 , S·利夫 , J·M·斯旺 , R·考迪罗 , Z·R·约斯科维茨 , N·K·托马斯 , R·皮拉里塞泰 , H·C·乔治 , J·S·克拉克
Abstract: 本文公开的一种超导量子位器件封装包括具有第一面和相对的第二面的管芯，以及具有第一面和相对的第二面的封装衬底。管芯包括量子器件，所述量子器件包括：在管芯的第一面上的多个超导量子位和多个谐振器，以及耦合在管芯的第一面处的导电触点与多个超导量子位中的相关联的超导量子位或多个谐振器中的相关联的谐振器之间的多个导电通路。封装衬底的第二面还包括导电触点。器件封装还包括设置在管芯的第一面与封装衬底的第二面之间的第一级互连，其将管芯的第一面处的导电触点与封装衬底的第二面处的相关联的导电触点耦合。
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公开(公告)号：CN116314188A
公开(公告)日：2023-06-23
申请号：CN202211440450.3
申请日：2022-11-17
Applicant: 英特尔公司
IPC: H01L27/088 , H01L27/092 , H01L27/06 , H01L21/8238 , H01L29/06 , H01L29/08 , H01L29/417
Abstract: 一种在堆叠晶体管架构中形成环绕式接触部的技术。示例包括第一源极或漏极区域以及与第一源极或漏极区域隔开并在第一源极或漏极区域之上的第二源极或漏极区域。导电接触部在第二源极或漏极区域的顶部表面上并且向下延伸到第二源极或漏极区域的一个或多个侧表面，使得导电接触部与第二源极或漏极区域的底部表面横向相邻。在一些情况下，导电接触部还在第一源极或漏极区域的顶部表面上，和/或向下延伸到第一源极或漏极区域的侧表面。在一些情况下，第二导电接触部在第一源极或漏极区域的底部表面上，并且可以向上延伸到第一源极或漏极区域的侧表面。
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Patent Agency Ranking
公开(公告)号：CN115732548A
公开(公告)日：2023-03-03
申请号：CN202210877721.5
申请日：2022-07-25
Applicant: 英特尔公司
IPC: H01L29/423 , H01L29/51 , H01L29/06 , H01L27/092 , H01L27/06
Abstract: 公开了一种具有堆叠晶体管架构的集成电路结构，其包括第一半导体主体(例如，一组的一个或多个纳米带)和位于第一半导体主体上方的第二半导体主体(例如，一组的一个或多个纳米带)。第一和第二半导体主体是同一鳍状物结构的部分。第一半导体主体的上表面与第二半导体主体的下表面之间的距离为60nm或更小。第一栅极结构位于第一半导体主体上，并且第二栅极结构位于第二半导体主体上。包括电介质材料的隔离结构位于所述的第一和第二栅极结构之间，并且位于第一栅极结构的顶表面上并与之共形。此外，第二栅极结构的底表面位于该隔离结构的相对平直的顶表面上。
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公开(公告)号：CN109997156B
公开(公告)日：2023-09-08
申请号：CN201680091151.X
申请日：2016-12-27
Applicant: 英特尔公司
Inventor： J·M·罗伯茨 , A·A·埃尔谢尔比尼 , S·利夫 , J·M·斯旺 , R·考迪罗 , Z·R·约斯科维茨 , N·K·托马斯 , R·皮拉里塞泰 , H·C·乔治 , J·S·克拉克
Abstract: 本文公开的一种超导量子位器件封装包括具有第一面和相对的第二面的管芯，以及具有第一面和相对的第二面的封装衬底。管芯包括量子器件，所述量子器件包括：在管芯的第一面上的多个超导量子位和多个谐振器，以及耦合在管芯的第一面处的导电触点与多个超导量子位中的相关联的超导量子位或多个谐振器中的相关联的谐振器之间的多个导电通路。封装衬底的第二面还包括导电触点。器件封装还包括设置在管芯的第一面与封装衬底的第二面之间的第一级互连，其将管芯的第一面处的导电触点与封装衬底的第二面处的相关联的导电触点耦合。
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公开(公告)号：CN116314195A
公开(公告)日：2023-06-23
申请号：CN202211458407.X
申请日：2022-11-17
Applicant: 英特尔公司
IPC: H01L27/088 , H01L27/092 , H01L27/06 , H01L21/822 , H01L21/8234 , H01L21/8238 , H01L29/06 , H01L29/78 , H01L21/336
Abstract: 本文提供了用于在堆叠晶体管配置的外延区域中形成具有正面和背面触点的半导体设备的技术。在一个示例中，n沟道设备和p沟道设备都可以是GAA晶体管，其中n沟道设备垂直位于p沟道设备上方(反之亦然)。源极或漏极区域与n沟道设备和p沟道设备的两端相邻。可以穿过堆叠的源极或漏极区域从集成电路的正面和背面形成深且窄的触点。触点可以彼此物理接触以形成延伸穿过整个堆叠的源极或漏极区域的组合触点。与先前的触点架构相比，提供给源极或漏极区域两者的较高接触面积提供了具有较低接触电阻的更稳健的欧姆接触。
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公开(公告)号：CN116266591A
公开(公告)日：2023-06-20
申请号：CN202211460457.1
申请日：2022-11-17
Applicant: 英特尔公司
Inventor： N·K·托马斯 , E·马特森 , S·李 , S·阿塔纳索夫 , C·J·杰泽斯基 , C·穆赫塔尔扎德 , T·迈克洛斯 , I-C·邓 , C·C·郭 , S·B·克伦德宁 , M·V·梅茨
IPC: H01L27/088 , H01L27/092 , H01L29/06 , H01L29/49 , H01L29/78 , H01L21/336 , H01L21/8234 , H01L21/8238
Abstract: 一种集成电路包括下器件部分和上器件部分，所述下器件部分和所述上器件部分包括在分隔开的垂直堆叠体中的第一源极区和漏极区之间水平延伸的半导体材料的主体。第一栅极结构在所述下器件部分中的主体周围并且包括第一栅电极和第一栅极电介质。第二栅极结构在所述上器件部分中的主体周围并且包括第二栅电极和第二栅极电介质，其中，所述第一栅极电介质与所述第二栅极电介质组分不同。在一些实施例中，偶极子物质在所述第一栅极电介质中具有第一浓度，在所述第二栅极电介质中具有不同的第二浓度。还公开了一种制造方法。
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公开(公告)号：CN113851473A
公开(公告)日：2021-12-28
申请号：CN202011536451.9
申请日：2020-12-23
Applicant: 英特尔公司
Inventor： 黄政颖 , G·德维 , A·范 , N·K·托马斯 , U·阿兰 , 成承训 , C·M·诺伊曼 , W·拉赫马迪 , P·莫罗 , H·J·刘 , R·E·申克 , M·拉多萨夫耶维奇 , J·T·卡瓦莱罗斯 , E·曼内巴赫
IPC: H01L27/088 , H01L27/092
Abstract: 本文所公开的实施例包括堆叠叉片晶体管器件以及制作堆叠叉片晶体管器件的方法。在示例中，集成电路结构包括主干。第一晶体管器件包括与主干的边缘相邻的半导体沟道的第一竖直堆叠。第二晶体管器件包括与主干的边缘相邻的半导体沟道的第二竖直堆叠。在第一晶体管器件上堆叠第二晶体管器件。
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