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公开(公告)号：CN111933694B
公开(公告)日：2024-04-30
申请号：CN202010582154.1
申请日：2020-06-23
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L29/10 , H01L29/423 , H01L29/808 , H01L21/28 , H01L21/337
Abstract: 本发明公开了一种多晶自掺杂平滑顶栅JFET器件及其制造方法；器件包括P型衬底100、P型埋层101、N型外延层102、P型隔离穿透区103、场氧层104、预氧层105、P型沟道区106、P型重掺杂源漏区107、多晶栅区108、N型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112。制造方法步骤为：1)注入第一导电类型埋层。2)生长第二导电类型外延层。3)注入第一导电类型隔离穿透区。4)生长场氧层。5)注入第一导电类型沟道区。6)注入第一导电类型重掺杂源漏区。7)形成多晶栅区。8)刻蚀出第二导电类型栅扩散区。9)淀积TEOS金属前介质层。形成源漏极第一层金属和栅极第一层金属。本发明器件的对输入阻抗的大小以及对阈值电压精确控制的能力都有很大的提升。
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公开(公告)号：CN111933694A
公开(公告)日：2020-11-13
申请号：CN202010582154.1
申请日：2020-06-23
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L29/10 , H01L29/423 , H01L29/808 , H01L21/28 , H01L21/337
Abstract: 本发明公开了一种多晶自掺杂平滑顶栅JFET器件及其制造方法；器件包括P型衬底100、P型埋层101、N型外延层102、P型隔离穿透区103、场氧层104、预氧层105、P型沟道区106、P型重掺杂源漏区107、多晶栅区108、N型栅扩散区109、TEOS金属前介质层110、源漏极第一层金属111和栅极第一层金属112。制造方法步骤为：1)注入第一导电类型埋层。2)生长第二导电类型外延层。3)注入第一导电类型隔离穿透区。4)生长场氧层。5)注入第一导电类型沟道区。6)注入第一导电类型重掺杂源漏区。7)形成多晶栅区。8)刻蚀出第二导电类型栅扩散区。9)淀积TEOS金属前介质层。形成源漏极第一层金属和栅极第一层金属。本发明器件的对输入阻抗的大小以及对阈值电压精确控制的能力都有很大的提升。
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公开(公告)号：CN119092406A
公开(公告)日：2024-12-06
申请号：CN202411218153.3
申请日：2024-09-02
Applicant: 中国电子科技集团公司第二十四研究所 , 重庆中科渝芯电子有限公司
IPC: H01L21/331 , H01L29/737
Abstract: 本发明公开了一种Si Ge异质结工艺集成自对准双极晶体管的方法及器件，方法包括：在硅衬底上形成第一集电极区、第二集电极区和场氧隔离区；在第一集电极区注入内基区；在第二集电极区中形成Si Ge异质结内基区；形成第一外基区和第二外基区；在第一集电极区形成第一发射极窗口，在第二集电极区形成第二发射极窗口，沿第一发射极窗口和第二发射极窗口分别形成选择性注入区；在第一发射极窗口和第二发射极窗口分别形成多晶硅发射极区。本发明中，在整体工艺复杂度和工艺技术难度没有明显增加的前提下，以同一个工艺流程实现Si Ge异质结双极晶体管和硅基纵向结构双极晶体管的集成，工艺成本降低，加工效率提高，并有效提升工艺整体器件特性。
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公开(公告)号：CN119092407A
公开(公告)日：2024-12-06
申请号：CN202411218220.1
申请日：2024-09-02
Applicant: 中国电子科技集团公司第二十四研究所 , 重庆中科渝芯电子有限公司
IPC: H01L21/331 , H01L29/737
Abstract: 本发明公开了一种双多晶自对准双极工艺集成锗硅HBT的制作方法及器件，方法包括：在硅衬底上形成第一集电极区、第二集电极区和场氧隔离区；在第一集电极区注入内基区；在集电极区形成选择性注入区；在第二集电极区中形成Si Ge异质结内基区；形成第一外基区和第二外基区；形成第一发射极窗口和第二发射极窗口；在所述第一发射极窗口形成第一多晶硅发射极区，在所述第二发射极窗口形成第二多晶硅发射极区。本发明中，可以在不显著增加工艺难度及工艺复杂度的情况下，同时实现双多晶自对准双极晶体管与Si Ge异质结双极晶体管的工艺集成，可满足多种不同的应用需求。
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公开(公告)号：CN118315385A
公开(公告)日：2024-07-09
申请号：CN202410477721.5
申请日：2024-04-19
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L27/082 , H01L29/06 , H01L21/8222
Abstract: 本发明公开一种高中低压兼容的双极结型晶体管及其制造方法，双极结型晶体管包括P型衬底、N型一次埋层、P型一次穿透隔离、N型一次外延层、N型二次埋层、P型二次穿透隔离、N型一次穿透、N型二次外延层、N型三次埋层、P型三次穿透隔离、N型二次穿透、N型三次外延层、P型四次穿透隔离、N型三次穿透、P型一次体区、N型一次重掺区、P型二次体区、N型二次重掺区、P型三次体区、N型三次重掺区、预氧层、场氧层、TEOS金属前介质层、发射极金属、集电极金属和基极金属；方法包括提供P型衬底，生长氧化层等步骤。本发明可以将高中低的耐压以及不同特征频率等特性的双极结型晶体管集成整合到同一套工艺中，实现器件库的多样性。
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Patent Agency Ranking
公开(公告)号：CN117594439A
公开(公告)日：2024-02-23
申请号：CN202311578333.8
申请日：2023-11-24
Applicant: 重庆中科渝芯电子有限公司 , 中国电子科技集团公司第二十四研究所
IPC: H01L21/329 , H01L21/027 , H01L21/265 , H01L29/45 , H01L29/417 , H01L29/866
Abstract: 本发明公开高压双极工艺集成隐埋齐纳管制造方法，包括如下步骤：1)掺杂形成第二导电类型埋层；2)环绕所述第二导电类型埋层，掺杂形成第一导电类型埋层；3)形成第二导电类型外延层；4)掺杂形成第一导电类型隔离结；5)形成齐纳二极管场区；6)形成齐纳二极管阴极；7)环绕齐纳二极管阴极，推结形成环状齐纳二极管阳极引出端Plink；8)形成齐纳二极管阴极引出端Nlink；9)形成齐纳二极管隐埋型的阳极；10)形成齐纳二极管的金属电极和玻璃钝化层。本发明可在高压双极工艺中实现一种击穿电压值可调，齐纳击穿区在硅体内，内阻小，热稳定性与长期工作稳定性较优的集成隐埋齐纳二极管。
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公开(公告)号：CN115799343A
公开(公告)日：2023-03-14
申请号：CN202211223421.1
申请日：2022-10-08
Applicant: 中国电子科技集团公司第二十四研究所 , 重庆中科渝芯电子有限公司
IPC: H01L29/808 , H01L21/337
Abstract: 本发明提供了一种结型场效应器件及其制造方法，在所述结型场效应器件中，沟道区内的栅区结构包括第一层栅区及第二层多晶硅栅区，即栅区结构为双层结构，在第一层栅区与栅区多晶硅的接触区域进行掺杂，形成了第二层多晶硅栅区，相比于第一层栅区与栅区多晶硅的直接接触，对栅区多晶硅及第一层栅区的局部均进行了掺杂，改善了栅极接触区域的导电性能，能有效降低栅极接触区域的电位面积电阻，使得器件的漏电流降低，器件的阈值电压同样也得以降低，有效提升了漏电流与阈值电压等关键参数的一致性；基于结构的规范设计，对应工艺可以采用全多晶自对准工艺，流程简单，且可以与多晶硅集成电路工艺高度兼容。
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公开(公告)号：CN119783335A
公开(公告)日：2025-04-08
申请号：CN202411824684.7
申请日：2024-12-12
Applicant: 中国电子科技集团公司第二十四研究所
Abstract: 本发明公开了一种可修调金属薄膜帽形电阻的阻值计算方法，包括：预先确定可修调金属薄膜帽形电阻的尺寸参数；将所述可修调金属薄膜帽形电阻划分为四个区域，并分别计算第一区域、第二区域和第三区域的电阻；根据预先确定的电阻修正参数计算第四区域的电阻；根据四个区域的电阻计算可修调金属薄膜帽形电阻的总电阻。本发明中，采用对高精度放大器的可修调金属薄膜帽形电阻部分电阻计算采用拆分并联的方式，并增加修正因子，通过分段和流片相结合的拟合方式得到的可修调金属薄膜帽形电阻的计算方法，计算得到的电阻误差均在5％以内，计算的电阻精度有明显提升，可以用于高精度放大器的可修调金属薄膜帽形电阻设计。
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公开(公告)号：CN110993582B
公开(公告)日：2022-04-08
申请号：CN201911049928.8
申请日：2019-10-31
Applicant: 重庆中科渝芯电子有限公司
IPC: H01L23/522 , H01L21/768
Abstract: 本发明公开了适用于多层金属布线的金属薄膜电阻、应用金属薄膜电阻的集成电路和集成电路制造方法；金属薄膜电阻包括平坦化的IMD金属间介质层(201)、有效薄膜电阻区和2个电阻端头。集成电路包括集成电路基底、金属淀积次顶层、金属薄膜电阻和金属淀积顶层。制造方法主要步骤为：1)确定集成电路基底。2)形成金属淀积次顶层。3)形成金属薄膜电阻。4)形成金属淀积顶层。本发明能兼容到任何工艺中，具有工艺简单，兼容性好，稳定性高，且不用考虑主工艺的线宽等一系列优点。
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公开(公告)号：CN110993582A
公开(公告)日：2020-04-10
申请号：CN201911049928.8
申请日：2019-10-31
Applicant: 重庆中科渝芯电子有限公司
IPC: H01L23/522 , H01L21/768
Abstract: 本发明公开了适用于多层金属布线的金属薄膜电阻、应用金属薄膜电阻的集成电路和集成电路制造方法；金属薄膜电阻包括平坦化的IMD金属间介质层(201)、有效薄膜电阻区和2个电阻端头。集成电路包括集成电路基底、金属淀积次顶层、金属薄膜电阻和金属淀积顶层。制造方法主要步骤为：1)确定集成电路基底。2)形成金属淀积次顶层。3)形成金属薄膜电阻。4)形成金属淀积顶层。本发明能兼容到任何工艺中，具有工艺简单，兼容性好，稳定性高，且不用考虑主工艺的线宽等一系列优点。
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