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公开(公告)号：CN117677199A
公开(公告)日：2024-03-08
申请号：CN202310631913.2
申请日：2023-05-31
Applicant: 铠侠股份有限公司
Abstract: 本发明涉及一种半导体存储装置及其制造方法。本实施方式的半导体存储装置具备将第1绝缘层与第1导电层在第1方向交替地积层而成的积层体。柱状体包含在积层体内在第1方向延伸的第1绝缘体部、设置在第1绝缘体部与积层体之间的第1半导体部、及设置在第1半导体部与积层体之间的第2绝缘体部、以及设置在第2绝缘体部与积层体之间的第3绝缘体部，且具有第1端部与处于该第1端部的相反侧的第2端部。第2导电层设置在积层体上，且在柱状体的第1端部电连接于第1半导体部。第1绝缘体部在柱状体的第1端部封闭第1半导体部的内侧，且在比第1端部接近第2端部的位置在第1半导体部的内侧具有空间。
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公开(公告)号：CN111627914B
公开(公告)日：2023-11-24
申请号：CN201910665213.9
申请日：2019-07-22
Applicant: 铠侠股份有限公司
Abstract: 实施方式提供一种能够实现单元电流的增加的半导体存储装置及其制造方法。实施方式的半导体存储装置具备积层体、及柱状体。所述积层体在第1方向上交替地积层着多个导电层及多个绝缘层。所述柱状体设置在所述积层体内。所述柱状体从内侧起依次包含芯部、信道膜、隧道氧化膜及电荷累积膜。所述信道膜是在与所述芯部相接的第1区域中掺杂着杂质的半导体。
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公开(公告)号：CN115117083A
公开(公告)日：2022-09-27
申请号：CN202110959421.7
申请日：2021-08-20
Applicant: 铠侠股份有限公司
IPC: H01L27/1157 , H01L27/11582
Abstract: 实施方式提供能够抑制由断线引起的动作不良的半导体存储装置及其制造方法。实施方式的半导体存储装置具备第一层叠体、第二层叠体、中间绝缘层和多个柱状体。中间绝缘层位于第一层叠体与第二层叠体之间，层叠方向的厚度比第一层叠体的多个绝缘层所包含的1个绝缘层厚。多个柱状体跨第一层叠体和第二层叠体而设置，包含：半导体基体；电荷蓄积膜，设置于多个导电层中的至少一个与半导体基体之间；及半导体膜。多个柱状体分别具有形成于第一层叠体内的第一柱状部、形成于中间绝缘层内的第二柱状部、及形成于第二层叠体内的第三柱状部。第二柱状部中的半导体膜的与层叠方向交叉的方向上的宽度在中间柱状部的上端最短、且在中间柱状部的下端最长。
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公开(公告)号：CN115000077A
公开(公告)日：2022-09-02
申请号：CN202111555320.X
申请日：2021-12-17
Applicant: 铠侠股份有限公司
IPC: H01L27/1157 , H01L27/11582 , H01L27/11524 , H01L27/11556
Abstract: 实施方式提供能在开口部内适当地形成半导体层的半导体装置及其制造方法。根据一实施方式，半导体装置具备：第一层叠膜，其包含彼此隔开的多个第一电极层；绝缘层，其设置在第一层叠膜上；第二层叠膜，其设置在绝缘层上，包含彼此隔开的多个第二电极层。该装置还具备柱状部，其包含在第一层叠膜、绝缘层及第二层叠膜内依次设置的第一绝缘膜、电荷储存层、第二绝缘膜及半导体层，沿着从第一层叠膜朝向第二层叠膜的第一方向延伸。绝缘层内的柱状部包含在与第一方向相交的第二方向上具有第一宽度的第一部分和第二部分，第二部分设置在比第一部分高的位置，在第二方向上具有比第一宽度大且比第二层叠膜内的柱状部在第二方向上的宽度大的第二宽度。
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Patent Agency Ranking
公开(公告)号：CN112262475B
公开(公告)日：2024-01-23
申请号：CN201880094520.X
申请日：2018-11-30
Applicant: 铠侠股份有限公司
IPC: H10B43/27 , H01L21/336 , H10B41/35 , H10B41/27 , H10B43/35 , H01L29/788 , H01L29/792
Abstract: 本发明提高存储装置的成品率。实施方式的存储装置具备：衬底(100)；结构体(50)，包含积层在衬底(100)上的多个导电层(70)；以及柱(MP)，设置在结构体(50)内，且包含朝相对于衬底(100)的表面垂直的方向延伸的半导体层第1部分(820)与衬底(100)之间的第2部分(824)，第1部分(820)的膜厚(T1)比所述第2部分(822)的膜厚(T2)厚。(82)；且半导体层(82)包含第1部分(820)、以及
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公开(公告)号：CN112310090A
公开(公告)日：2021-02-02
申请号：CN202010093241.0
申请日：2020-02-14
Applicant: 铠侠股份有限公司
IPC: H01L27/11521 , H01L27/11551 , H01L27/11568 , H01L27/11578
Abstract: 实施方式提供一种将存储柱内的半导体层良好地连接的半导体存储装置及其制造方法。一实施方式的半导体存储装置具备：积层体，包含沿着第1方向积层的多个第1导电体层、及配置在所述多个第1导电体层的上方且沿着所述第1方向积层的多个第2导电体层；柱，在所述积层体内沿着所述第1方向延伸，且包含半导体层；以及电荷储存层，配置在所述多个第1导电体层与所述半导体层之间、及所述多个第2导电体层与所述半导体层之间。所述半导体层包含：第1部分，在所述多个第1导电体层中的最上层的第1导电体层与所述多个第2导电体层中的最下层的第2导电体层之间，沿着所述第1方向延伸；及第2部分，配置在所述半导体层的所述第1部分的上方，且直径随着朝向上方而减少。
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公开(公告)号：CN112262475A
公开(公告)日：2021-01-22
申请号：CN201880094520.X
申请日：2018-11-30
Applicant: 铠侠股份有限公司
IPC: H01L27/11582 , H01L21/336 , H01L27/11524 , H01L27/11556 , H01L27/1157 , H01L29/788 , H01L29/792
Abstract: 本发明提高存储装置的成品率。实施方式的存储装置具备：衬底(100)；结构体(50)，包含积层在衬底(100)上的多个导电层(70)；以及柱(MP)，设置在结构体(50)内，且包含朝相对于衬底(100)的表面垂直的方向延伸的半导体层(82)；且半导体层(82)包含第1部分(820)、以及第1部分(820)与衬底(100)之间的第2部分(824)，第1部分(820)的膜厚(T1)比所述第2部分(822)的膜厚(T2)厚。
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公开(公告)号：CN118591188A
公开(公告)日：2024-09-03
申请号：CN202410201372.4
申请日：2024-02-23
Applicant: 铠侠股份有限公司
Abstract: 本发明提供一种具备使通道部的载流子迁移率提升的存储单元阵列的半导体存储装置及其制造方法。本实施方式的半导体存储装置是一种芯片状半导体存储装置。积层体是多个第1绝缘层、及作为存储单元晶体管的控制栅极发挥功能的多个第1导电层在第1方向交替积层。第1柱状体包含第1半导体部，该第1半导体部在积层体内在第1方向延伸。绝缘膜设置在半导体存储装置的端部。第2柱状体包含第2半导体部，该第2半导体部在绝缘膜内在第1方向延伸且在第1方向比第1半导体部短。第2柱状体底部中的第2半导体部的第1导电型杂质浓度高于第1柱状体的与第1导电层的交叉部中的第1半导体部的第1导电型杂质浓度。
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